2026年FPGA大赛用国产高云GW5A做多路视频拼接，队伍只有两个人，选题该怎么砍才能既有工作量又能进国赛？

两个人别硬上4路，先把2路1080P拼成一路稳定输出，帧率、时序、DDR读写都调通。进国赛看的不是路数多，是系统完整度和指标可复现。真想加码，就做2路+缩放+叠加OSD，比空喊4路实在。你们板子DDR位宽和主频定了吗？

别纠结路数，把2路做成能演示的完整系统：采集、DDR缓存、拼接、输出，指标能复现就够。评委更怕你4路跑一半黑屏。你们现在板子上的DDR跑多高主频？

两个人就别想着4路了，先把2路跑稳，能演示、指标能复现，比4路跑一半黑屏强。评委看的是系统完整度，不是路数。你们现在DDR位宽和主频定了吗？

两个人做视频拼接，真正拉开差距的往往不是路数，是链路完整度。我的建议是先把2路做成闭环：两路1080P进、跨时钟域处理、DDR读写缓存、拼接后一路输出，加上帧率计数和误码统计这种能当场演示的指标。这套东西做扎实，评委提问你答得上来，比4路跑到一半花屏强得多。工作量不够这个担心其实可以用纵深补：在2路基础上加缩放、双线性插值、OSD叠加、动态切换输入源，或者做乒乓缓存加多级流水，这些都能体现你对时序和资源的理解。至于AI检测，没人会就别硬塞，答辩时被追问网络结构、量化精度反而扣分。先问一句，你们的板子是自研还是官方开发板，DDR颗粒型号清楚吗？

先说个反直觉的判断：你们真正该砍的可能不是路数，而是砍掉「功能清单」这个思路。两个人做竞赛项目，最怕的不是做少了，是做的东西之间没有耦合，每加一个功能都变成独立的小工程，最后哪个都没调透。

4路1080P的带宽账其实不难算：1080P60 RGB888 单路大约 3Gbps，4路进4路出就是 24Gbps 量级，再算上拼接要读写缓存、可能要缩放，DDR 这边压力会非常明显。GW5A 的 DDR 控制器和逻辑资源不是不能做，但你们只有两个人，调试时间会全耗在带宽仲裁和时序收敛上，这恰恰是评委看不出亮点、但会拖垮进度的地方。所以我倾向于 2 路进、1 路出，然后把节省下来的时间花在「让这条链路变深」上。

什么叫变深？不是堆功能数量，而是让同一个数据通路上长出可讲的东西。比如输入侧做动态分辨率适配和帧同步，中间做跨时钟域加乒乓缓存，输出侧做双线性缩放加 OSD 叠加。这些都是围绕视频流本身展开的，共用同一套缓存和流水线，工作量看起来是一整块而不是拼盘。答辩的时候你可以顺着数据流讲：采集怎么同步、缓存怎么防撕裂、缩放怎么保证时序、OSD 怎么不破坏流水，这比「我还做了个 AI 检测」有说服力得多。

至于 AI 检测，没人会就别碰。评委问一句量化位宽、推理延迟、怎么和视频流对齐，答不上来就是减分项。竞赛里「没做」不扣分，「做了但说不清」才扣分。

还有个容易被忽略的点：指标要可复现。帧率、延迟、误码统计、资源占用率，这些能在现场跑出来、能截图、能重复演示，比你嘴上说支持 4 路有用。两个人时间有限，先把 2 路做到「拔电重插还能跑、连续跑一小时不花屏」，再考虑往上加。

你们现在板子是自研还是官方开发板？如果是官方板，DDR 颗粒和位宽基本定死了，那带宽上限一开始就能算清楚，选题砍到哪一档心里会更有底。