2026年FPGA工程师想从通信基带转AI推理加速，简历上只有OFDM和DDC项目，面试官问「你怎么理解算子融合」该怎么补？

先说结论：通信基带转 AI 加速，最忌讳把简历写成『我学过』，要写成『我做过，而且遇到过问题并解决了』。你现在的 OFDM、DDC 项目本身不是废纸，它们证明你懂时序、懂流水线、懂定点化，这些在 AI 加速里一样值钱，缺的只是把语言换一套。

算子融合这个问题，面试官其实不是考你背定义，而是看你有没有『为什么融合』的工程直觉。你可以这样理解：卷积后面接 BN、再接 ReLU，如果分开写就是三次读存，片上带宽和调度开销都上去了；融合就是把 BN 的参数在编译期折进卷积权重里，ReLU 直接在输出写回时截断，中间结果不落 DDR。你完全可以用通信里的类比去讲——就像 DDC 里把混频和抽取滤波合并成多相结构，本质是减少中间数据搬运。

至于补项目，我的建议不是二选一，而是做一个『小而完整、能讲清楚取舍』的：拿一个轻量 CNN（比如 LeNet 或 MobileNet 的一小段），在 FPGA 上做推理，重点不是跑通，而是记录你做了什么融合、用了什么量化策略、算力利用率卡在哪里。YOLO 部署当然更亮眼，但工作量容易失控，初筛阶段反而容易做成调包演示。风险在于：如果你只贴一个 GitHub 链接，面试官一追问细节就露馅。

你现在手上有没有一块能跑得动的板子？这决定了项目规模该压到多小。

转行这件事，我建议你别把它当成『补一个项目』，而是当成『换一套表达体系』。你三年基带经验里最有价值的东西，其实是数据流思维：OFDM 里 FFT、信道估计、均衡、解调是一条确定的流水线，每个模块的吞吐、延迟、定点误差你都能算清楚。AI 推理加速本质上也是数据流问题，只不过算子变成了卷积、矩阵乘、激活，约束变成了片上缓存和带宽。

所以算子融合怎么理解？你可以从三个层次去答。第一层是数学等价：Conv+BN 可以在推理阶段折叠成一组新的权重和偏置，因为 BN 是线性变换，和卷积的线性部分可以合并。第二层是访存收益：不融合的话，卷积输出要写回片上或 DDR，BN 再读一遍，ReLU 再读一遍，融合后中间张量根本不落地。第三层是调度代价：融合不是免费的，它会让单个算子的粒度变大，对 tiling 和双缓冲提出更高要求，有时候融合过度反而降低并行度。能讲到第三层，面试官就知道你不是背概念。

量化校准也是同理。你做过定点化，知道 Q 格式、知道饱和截断、知道误差怎么传播，这些直接迁移。校准就是拿一批代表性数据跑一遍，统计激活值的动态范围，确定 scale 和 zero point。你可以用基带里 AGC 或量化位宽选择的经验去类比。

项目选择上，我个人倾向于做一个自定义的小 CNN 加速器，而不是直接部署 YOLO。原因是 YOLO 涉及检测头、NMS、多尺度特征，链条太长，你很难在简历里讲清楚自己到底做了什么。小 CNN 加速器你可以控制变量：固定输入尺寸、固定网络结构，然后围绕它做融合、做量化、做性能分析。初筛看的是你有没有『从算法到 RTL 到上板验证』的闭环，而不是模型多炫。

一个常见误区是：很多人把项目写成『实现了某某加速器，达到多少 FPS』，但面试官一问『你的算力利用率怎么算的』就答不上来。算力利用率就是实际 MAC 数除以理论峰值 MAC 数，你要能说清楚瓶颈是带宽、是并行度不够、还是调度气泡。这些你在基带里其实都算过，只是换了个名字。

你目前 RTL 和 HLS 哪边更熟？这会影响你选哪条实现路径。

先说一个容易被忽略的风险：你花两个月做一个YOLO的FPGA部署，如果只是把现成开源工程跑通、改改分辨率，面试官一问「你这个卷积阵列为什么是16×16」「DSP怎么排的」「DDR带宽算下来够不够」就露馅了，反而比不写更糟。所以补项目的关键不是选YOLO还是选CNN，而是这个项目里有没有一个你能从头推到尾的取舍点。

自己写一个简单的CNN加速器其实更稳，因为边界清楚。比如就做3×3卷积加ReLU加最大池化，输入通道和输出通道都小一点，重点放在：PE阵列怎么定尺寸、行缓存怎么设计、tiling怎么切、片上缓存和DDR之间的搬运怎么和计算重叠。这些东西你基带里其实都碰过，DDC的多相滤波就是另一种形式的复用和调度。做完之后你能讲清楚「为什么这样切而不是那样切」，这比YOLO跑出多少帧有说服力得多。

至于算子融合，你完全可以用基带类比着理解：混频加抽取滤波合成多相结构，本质就是减少中间数据的反复搬运。Conv加BN加ReLU融合也是同理，BN在推理阶段可以折进卷积权重，ReLU在写回时顺手截断，中间张量不落地，省的是带宽和调度。面试时你如果能说出「融合不是白来的，它让单个算子粒度变大，对双缓冲和tiling要求更高」，就已经不像背概念了。

你现在手里有能上板的板子吗，还是主要靠仿真？这个会直接影响项目该怎么选。

我换个角度讲，你现在最大的问题不是项目选型，而是没有把已有的三年经验翻译成AI加速能听懂的语言。面试官问算子融合，他不是想听你背「Conv加BN可以折叠」，他想知道你有没有『为什么融合、融合代价是什么』的工程直觉。这个直觉你其实有，只是你自己没意识到。

举个例子。你在基带里做DDC，混频之后要抽取滤波，如果老老实实先混频再滤波，中间那一堆采样点全要过一遍乘法器，资源扛不住；所以你会用多相结构，把滤波和抽取合并，让每个输出点只算它真正需要的那部分输入。这就是融合的思想——把两个算子的中间结果消掉，减少搬运和重复计算。AI里的Conv加BN加ReLU是一个道理：BN在推理阶段是线性的，可以折进卷积的权重和偏置里，ReLU直接在输出写回时做截断，中间那个张量根本不用写回DDR。你只要能把这个类比讲清楚，再补一句「融合会让算子粒度变大，对tiling和双缓冲要求更高」，这道题就过了。

那项目怎么补？我的建议是别一上来就YOLO。YOLO牵扯的东西太多——后处理、NMS、多尺度特征图，你很容易陷在工程细节里，最后讲不出一个干净的取舍。不如自己写一个最小可用的CNN加速器，固定几层，把重点全压在数据流上：行缓存怎么排、PE阵列怎么定、片上缓存和DDR的带宽怎么算、计算和搬运怎么重叠。做完之后你要能回答「如果通道数翻倍，我的设计哪里先崩」，这种问题才是面试官真正想听的。

再往深一层说，你转过去之后要补的不只是算子融合这一个概念。量化校准、算力利用率这些词背后其实是同一套东西：定点误差怎么传播、片上带宽是不是瓶颈、MAC阵列的利用率被什么卡住。这些你在OFDM里都算过——FFT的定点位宽、信道估计的精度、流水线的吞吐。你要做的是主动把这些经验往新场景上套，而不是觉得自己从零开始。

简历上怎么写也有讲究。别写「学习了AI加速相关知识」，写「设计了一个NxN卷积加速器，采用行缓存加PE阵列结构，通过tiling将片上缓存占用控制在XX，实测/仿真吞吐为XX」。数字不用很漂亮，但要真实、可解释。面试官更在意你能不能讲清楚每个数字是怎么来的。

你现在是打算在职准备还是已经离职了？在职的话时间怎么分配会决定你项目做多深。

你问的是「补什么项目」，但我觉得真正的坎不在这，而在于你有没有意识到：你三年基带经验里那套数据流思维，本身就是AI加速最值钱的东西，只是你自己没把它翻译出来。

先顺着算子融合这条线往深里走一层。面试官问你怎么理解算子融合，他大概率不是要你背「Conv+BN可以折叠」，那玩意儿网上一搜就有。他想听的是你脑子里有没有一幅数据流动的图：一个算子算完，结果写回哪、下一个算子从哪读、这中间的搬运占了多少时间。你如果只答数学等价，那是个本科生答案；你要是能答出「融合的本质是消除中间张量的落地，把三次访存压成一次，代价是单个算子粒度变大、对tiling和双缓冲要求更高」，那才是工程答案。

而这个直觉你其实早就有了。你在基带里做DDC，混频完要抽取滤波，如果老老实实先混频再滤波，中间那一堆采样点全得过一遍乘法器，资源根本扛不住。所以你会用多相结构，把滤波和抽取合并，让每个输出点只算它真正需要的那部分输入。这跟Conv+BN+ReLU融合是一个道理——把中间结果消掉，减少搬运和重复计算。你只要能把这个类比讲清楚，再补一句融合不是免费的、它改变了调度的粒度，面试官对你的评价会完全不一样。

所以回到补项目。我的建议不是二选一，而是选一个边界清楚、你能从头推到尾的：自己写一个简单的CNN加速器，就做3×3卷积加ReLU加最大池化，通道数小一点，重点放在PE阵列怎么定尺寸、行缓存怎么设计、tiling怎么切、片上缓存和DDR之间的搬运怎么和计算重叠。这些东西你在基带里都碰过。做完之后你能讲清楚「为什么这样切而不是那样切」，这比YOLO跑出多少帧有说服力得多。

反过来，如果你只是把现成的开源YOLO工程跑通、改改分辨率，面试官一问「你这个卷积阵列为什么是16×16」「DSP怎么排的」「DDR带宽算下来够不够」就露馅了，反而比不写更糟。补项目的关键从来不是选型，而是这个项目里有没有一个你能讲透的取舍点。

你现在大概到什么阶段了，是刚开始投还是已经面挂过几轮？这会影响我是建议你先啃概念还是直接上手写加速器。

一句话：别急着补项目，先把你基带里那套数据流语言换成AI加速的语言。面试官问算子融合，本质是看你有没有「为什么融合」的工程直觉——Conv+BN+ReLU分开写就是三次访存，融合就是把BN折进卷积权重、ReLU在写回时截断，中间张量不落地。这个你在DDC里用多相结构合并混频和抽取时早就干过了。项目就写个小的CNN加速器，边界清楚、取舍能讲透，比跑通YOLO强。你目前是打算先补概念还是直接动手？

别纠结YOLO还是自写CNN，初筛看的是你能不能把「融合为什么省带宽」讲明白。你DDC里混频加抽取滤波合并成多相那套，就是融合，把它翻译成AI语言就够了。你现在手头有没有能改的基带工程可以拿来练手？

先说个扎心的：你其实已经在做算子融合了，只是没换词。DDC 里把混频和抽取滤波合并成多相结构，本质就是消掉中间张量、减少重复计算。面试时别背定义，直接拿这个类比讲，比补项目管用。你现在手头有能改的基带工程吗？

其实算子融合这个概念你已经在用了，只是没换成AI的说法。DDC里混频之后要抽取滤波，如果老老实实分两步，中间那批采样点全得先存下来再读一遍，资源扛不住；你用多相结构把两件事并成一步，让每个输出点只算它真正需要的那部分输入，本质就是消掉中间张量。AI里的Conv+BN+ReLU一个道理：BN在推理时是线性的，可以折进卷积权重，ReLU在写回时顺手截断，中间结果根本不落DDR。面试时你别去背「融合的定义」，直接讲这个类比，再补一句融合的代价——算子粒度变大，对tiling和双缓冲要求更高。这样答，面试官会觉得你是从工程里长出来的理解，不是临时补的。

先说个反直觉的点：你补项目之前，最好先想清楚面试官问算子融合到底在筛什么。他大概率不是要标准答案，而是想确认你有没有「数据流」这根弦——一个算子算完写哪、下一个从哪读、中间搬运占了多少时间。这个东西你在基带里天天打交道，只是没往AI上翻译。

但这里有个风险得提醒你：如果你花两个月把一个开源YOLO工程在FPGA上跑通，改改分辨率就写进简历，面试官随口问一句「你这个卷积阵列为什么是16乘16」「DDR带宽算下来够不够」，很容易当场露馅，那比不写还伤。所以我更建议自己写一个边界清楚的小CNN加速器，比如就3×3卷积加ReLU加最大池化，通道数小一点，重点放在PE阵列怎么定尺寸、行缓存怎么设计、tiling怎么切、片上缓存和DDR搬运怎么和计算重叠。这些取舍你基带里全碰过，DDC的多相滤波其实就是另一种形式的复用调度。做完之后你能讲清楚「为什么这样切而不是那样切」，这比跑出多少帧有说服力。

至于算子融合，可以按三层去答：数学等价、访存收益、调度代价。第一层网上一搜就有，真正拉开差距的是后两层——你得能说清楚融合省了哪几次访存、代价是什么。你目前是打算先花两周把概念和代码框架理顺，还是直接上手写加速器？