2026年高职集成电路国赛FPGA赛项，用国产安路板子做多路ADC采集+上位机显示，评分细则里哪些细节最容易丢分？

先说结论：国赛这种现场赛，评委第一眼看的不是你的板子跑多快，而是『你交的东西能不能自洽』。很多同学丢分是丢在自证环节：你标称采样率 1MSPS，评委让你现场改一个参数重新测，结果波形就乱了，那前面写的都白搭。所以训练时就要养成习惯，把每一项指标都留一条可复现的验证路径，比如串口打时间戳、上位机存原始数据，评委要复测你随时能拿出来。

另外国产工具链这块别赌运气。安路的 TD 系列不同版本综合出来的时序和资源占用会有差别，训练机房和比赛机器不一定一致。稳妥做法是赛前把工程里所有 IP、约束文件、引脚分配都整理成一份清单，现场第一件事是编译一遍确认能过，再开始调功能。掉电丢数据这种，如果题目没要求非易失存储就不算硬伤，但你要能说清楚为什么这么设计。

你们训练时用的 TD 是哪个版本，和比赛现场通知的一致吗？这个先确认，比什么都重要。

我来从评委视角说说最容易扣的地方，都是往届现场真实会盯的。

第一是『数据链路完整性』。多路 ADC 采进来，中间有没有丢点、错位、通道串扰，评委会让你把某一路接信号源、其他路接地，看波形干不干净。很多人缓存深度没算够，乒乓切换时丢一两个点，示波器一看就露馅。建议 FIFO 深度按最坏情况留余量，别卡着临界值设计。

第二是『上位机与下位机的契约』。串口协议帧头帧尾、校验方式、字节序，这些你们内部要对齐，现场如果评委换一台电脑装你的上位机，波特率或串口号对不上就尴尬了。常见做法是把协议写成一页纸贴在报告里，上位机做成可配置。刷新卡顿多半是 UI 线程里直接读串口导致的，加个缓冲队列就能缓解。

第三是『现场应变』。安路工具版本差异确实存在，比较稳的是把工程和 bit 文件都带着，现场如果重综合出问题，至少能先用已验证的 bit 流演示功能。掉电丢失不算硬伤，除非题目明说要做参数保存，那才需要外挂 EEPROM 或 Flash。

你们现在上位机是用什么写的，LabVIEW 还是 Python？这会影响现场换机时的部署难度。

我按一条主线给你捋：国赛这种题，真正决定名次的是『从模拟信号进来，到屏幕上那条波形出去，整条链路你能不能讲清楚、控得住』。分三个层次看。

最底层是采集。多路 ADC 意味着你要处理通道切换、建立时间、采样时钟相位。很多人只关心采样率数字，忽略了 ADC 本身的转换时间和前端驱动，结果标称和实测对不上。评委问『你这个采样率怎么测的』，你要能说出是用信号发生器打已知频率正弦、看上位机 FFT 或者数周期，而不是嘴上说 1M 就是 1M。训练阶段建议先做单路跑通，再加第二路，观察通道间是否互相干扰，这一步别跳。

中间层是缓存与传输。FIFO 深度、跨时钟域处理、串口带宽这三者是互相制约的。比如你四路各 100k 采样、每点 2 字节，串口 115200 根本传不完，必须降采样或加压缩，这个账要提前算。跨时钟域如果直接用两级触发器同步数据总线是会出错的，数据要用握手或异步 FIFO。这些是评委爱追问的点，也是拉开差距的地方。

最上层是显示与呈现。上位机刷新卡顿、掉电丢数据，严格说不是功能硬伤，但会影响『完成度』印象分。掉电丢失如果题目没要求存储就坦然说明设计取舍；卡顿则最好现场演示时降低刷新率或只画包络，保证流畅。

关于国产工具链，安路 TD 的版本差异主要体现在综合策略和时序收敛上，建议把约束写全、别依赖工具自动推断，工程里避免用太新的语法特性。比赛前做一次『换机演练』：找一台没装过你环境的电脑，从零编译下载，看要多久、卡在哪。

最后提醒一句，评分细则里『文档与答辩』往往占不小比例，你代码再漂亮，讲不清数据流和取舍理由照样失分。把整条链路画成一张框图，每个模块写一句为什么这么设计，答辩时按图讲，稳。你们现在卡在哪一层，是采集本身还是传输带宽？