2026年FPGA工程师想从传统通信转行边缘AI推理部署，只会Verilog不会Python，补哪几块才能在半年内过简历关？

先说结论：顺序别搞反，先跑通训练侧再碰部署侧。原因很实在，你只会Verilog，那FPGA端的量化部署对你来说反而是舒适区，容易一头扎进去做定点乘法器、流水线调度，最后发现根本不知道自己在加速什么算子、为什么这么量化。半年时间最怕的就是把时间全花在舒适区里。

前两个月就干一件事：装好PyTorch，找一个MobileNet或YOLOv5n的预训练权重，自己写训练脚本跑一遍微调，重点不是刷精度，而是搞明白张量形状怎么在层与层之间流动、卷积和BN怎么融合、推理和训练图有什么区别。这个阶段别追求看懂所有API，能改dataloader、能打印中间层输出就够了。跑通之后立刻做ONNX导出，把模型图dump出来看一遍，这一步是把「算法视角」翻译成「硬件视角」的桥，很多人卡在这就是因为没亲手导过。

第三到四个月才进量化。先学PyTorch的PTQ流程，理解scale和zero point的物理含义，自己动手把权重和激活量化成INT8，在CPU上用ONNX Runtime跑一遍看掉点多少。这里有个取舍：别一上来就啃QAT，PTQ够你应付简历和面试了。量化搞明白之后，再回头看你熟悉的FPGA，这时候你会发现卷积加速本质上就是数据复用和带宽问题，跟你以前做的通信数据流架构是同一套思维。

最后两个月做项目，别贪大。MobileNet的INT8加速器做一层或几层就够，重点把吞吐率、DSP利用率、片上缓存复用率这些指标算清楚写进简历。面试官不指望你半年做出工业级加速器，他看的是你懂不懂量化误差从哪来、带宽瓶颈在哪。通信项目改写成数据流架构没问题，但要能讲出和AI加速的共性，别硬套。

你现在的FPGA板子是什么型号，片上BRAM和DSP大概什么量级？这直接决定你项目该选多大模型。

顺序别反。先花一个月把PyTorch跑通加ONNX导出，再谈量化部署。不会Python直接啃FPGA端量化，等于闭着眼调参，面试一问就露馅。

转行这事我见过不少，说个反常识的点：你最大的障碍不是Python，是心态。三年通信逻辑开发，你对时序、跨时钟域、流水线这些东西的理解，其实比很多科班做AI的人扎实得多，边缘AI推理部署本质上就是数据搬运和计算调度的学问，你的底子不差。真正难的是接受自己在新领域从零开始，愿意花时间做那些看起来很笨的事，比如手动算一遍卷积的输出尺寸。

半年路线我建议按「先算法后硬件」走，但节奏要压紧。第一个月Python加PyTorch，目标只有一个：能自己训练一个小CNN并在验证集上看到准确率上升。第二个月ONNX导出加PTQ量化，理解INT8掉点。第三到四个月做MobileNet或YOLOv5n的FPGA端INT8加速，哪怕只做几层。第五六个月整理项目、刷面试题、补TensorRT和边缘部署的常识。

简历上低成本项目可以加一个：用PYNQ或Zynq平台跑一个量化后的小模型，把端到端延迟和吞吐率测出来。这个项目门槛不高，但能证明你打通了从模型到硬件的链路。你目前手上有开发板吗，还是打算纯仿真先做？

先补Python和PyTorch，这个顺序别犹豫。理由不是算法比硬件高级，而是你现在缺的是『知道自己在加速什么』。只会Verilog的人做量化加速，很容易变成照着论文抄一个脉动阵列，但问他为什么这一层要融合BN、为什么激活值要饱和截断，答不上来，面试官两三个问题就能听出你是背流程的。

半年可以切成三段。前两个月，目标只有一个：能自己训练一个小CNN并在验证集上看到准确率上升，然后导出ONNX，把图打印出来逐层看形状变化。这一步不用追求调参多好，重点是建立张量在层间流动的直觉。中间两个月进量化，先做训练后量化（PTQ），观察INT8掉点多少，再了解QAT是怎么回事。最后两个月上FPGA端，选MobileNet或YOLOv5n里的一两个卷积层做INT8加速，跑出吞吐率和资源占用，哪怕规模很小。

简历上低成本项目，我建议做一个『端到端小闭环』：PyTorch训练一个手写数字或小目标分类网络，ONNX导出，自己写脚本做PTQ量化，再在FPGA上实现其中一层或两层卷积的定点推理，用串口或以太网回传结果和PC端比对。这个项目技术含量不算高，但它把训练、量化、部署三段的链路都串起来了，面试时你能讲清楚每一段的数据格式和精度损失来自哪里，这比堆十个只会跑demo的项目都管用。

风险提醒一句：别把半年全砸在学TensorRT上，那是NVIDIA生态，跟你FPGA加速的主线是两条路，了解概念即可。你现在的板子是什么型号，有没有DSP资源比较富裕的器件？这会影响你选哪个网络来练手。

我沿着一条主线说：这半年的核心不是『学多少工具』，而是把你自己从『写时序的人』改造成『能定义数据流的人』。你现在最大的资产是三年通信逻辑开发里对流水线、跨时钟域、吞吐与延迟权衡的手感，这些东西做AI加速照样用得上，问题在于你缺一个『把算法翻译成硬件约束』的中间层认知。

这个中间层，具体就是三件事的因果链。第一，你得知道卷积在数学上是什么，输出尺寸怎么算，通道和卷积核怎么对应到乘累加次数。第二，你得知道量化在干什么，为什么浮点转定点会掉精度，饱和和截断的区别在哪，scale和zero point是怎么把一整层的动态范围压进INT8的。第三，你得知道前两件事怎么映射到FPGA的并行结构上，什么算子适合展开、什么适合分时复用、片上缓存够不够放一行特征图。

所以顺序上，我倾向于先把前两件事用软件跑通，再进第三件。原因很实在：软件侧跑通的门槛低、反馈快，你几天就能看到准确率曲线；硬件侧一旦上手就是几周起步的调试周期，如果认知没到位，你会在错误的方向上耗掉大量时间。前两个月装PyTorch，拿MobileNet或YOLOv5n的预训练权重微调一遍，重点不是刷精度，是搞明白张量形状怎么在层与层之间流动、卷积和BN怎么融合、训练图和推理图的差别。跑通之后立刻做ONNX导出，把模型图dump出来看，这一步是把算法视角翻译成硬件视角的桥，很多人卡住就是因为没亲手导过。

第三到四个月进量化。先做PTQ，观察INT8掉点，理解每一层量化参数怎么来的；再了解QAT的补偿思路。这时候你再看FPGA端实现，就会发现要处理的不只是乘法器，还有数据重排、边界填充、累加位宽这些具体问题。最后两个月挑一个网络的一两层做定点加速，跑出吞吐率和资源占用，写进简历。

替代做法也有：如果时间实在紧，可以先不碰完整网络，只做一个单层卷积的INT8加速，把数据流架构讲透，面试官一样认。但训练和量化那一段不能跳，跳了你在面试里就是纸糊的。你现在是打算拿现有板子练，还是准备先买一块？这会影响你选网络规模的策略。

先说一个我见过的真实翻车案例：有位做通信基带的兄弟，直接冲着FPGA量化部署去，三个月啃完了各种定点卷积器的论文，结果面试官问『你这层为什么用per-channel量化而不是per-tensor』，他答不上来，因为他压根没跑过训练侧，不知道量化误差是从哪来的。所以顺序上我站先Python后部署，但别把它当成两个割裂的阶段。

具体怎么排，我给个带风险提示的版本。头一个半月，Python语法够用就行，别去刷LeetCode，直接上PyTorch，目标是把一个现成的小模型训起来、导出ONNX、再用netron把图看明白。这一步的验收标准很朴素：你能对着计算图说出每一层输入输出的shape。第二个半月进量化，先跑PTQ看掉点，再碰QAT，重点理解scale和zero point。剩下的时间才上FPGA端，挑MobileNet里一两个卷积层做INT8，把吞吐和资源占用跑出来。

风险在哪？在于你可能高估自己的时间。三年通信逻辑开发，你的Verilog手感是资产，但PyTorch的调试体验和写RTL完全不同，一个shape对不上能耗你半天。所以留出缓冲，别把计划排满。替代做法是如果实在时间紧，可以先用现成的量化工具链（比如厂商的DPU或NPU IP）跑通端到端，理解流程后再回头自己写卷积核。

简历上加什么低成本项目，我的建议是别贪大。一个能跑通的MobileNet单层INT8加速，配上吞吐率、资源占用、和浮点版本的精度对比表，比一个跑不起来的YOLOv5n全套更有说服力。你原来的通信项目可以改写成强调数据流调度和流水线并行，这跟AI加速的叙事是通的。

你现在PyTorch装了没，装的是哪个版本？这个会决定我上面给的时间表要不要调。

顺序别纠结，先Python。你连PyTorch都没装过就直接啃FPGA端量化，等于闭眼调参，面试官两句就问穿了。先花一个多月把训练和ONNX导出的流程走一遍，再回头搞量化部署，心里才有底。

我想换个角度聊，不谈『先学什么』，谈『你半年后要拿什么去面试』。因为顺序这个问题，本质是由终点倒推出来的。

招聘方要的边缘AI推理工程师，核心能力其实是三件事的串联：看懂模型、能把它量化、能把它映射到硬件上跑出指标。这三件事是一条因果链，缺了中间任何一环，你在面试里都会露馅。所以问题不是先学A还是先学B，而是你要保证这条链在半年内是通的，哪怕每一环都很浅。

沿着这条主线，第一环是看懂模型。你不需要会调参，但你要能对着一个CNN说出它的计算量集中在哪、哪些层是瓶颈、为什么。这个能力只能靠亲手跑一遍训练和推理来获得，光看论文没用。所以Python和PyTorch是绕不过去的，而且它应该排在最前面，因为它是后面两环的地基。

第二环是量化。这一步很多人以为只是调个API，其实难点在于理解为什么量化会掉精度、掉在哪、怎么补。PTQ和QAT的区别、per-tensor和per-channel的取舍、激活值为什么要饱和截断，这些是你和面试官聊技术时的弹药。没有第一环的直觉，这一环你只能背结论。

第三环才是硬件映射。到这一步，你三年的通信逻辑开发经验终于派上用场了，数据流、流水线、跨时钟域、片上缓存这些手感，做AI加速完全用得上。这时候你要做的是把前面理解的算子和量化方案，翻译成并行结构，比如哪些算子适合展开、哪些适合分时复用、一行特征图放不放得下。

所以半年怎么分？前两个月打通第一环，中间两个月吃透第二环，最后两个月做第三环，同时整理简历。简历上那个低成本项目，我建议就做MobileNet或者YOLOv5n里的一到两层INT8卷积加速，规模小没关系，关键是你要能讲清楚数据流架构怎么设计的、吞吐率怎么算出来的、跟浮点版本比精度掉了多少。这三个问题答得上来，比堆一堆跑不起来的项目强。

最后提醒一句，别把半年全花在舒适区里。你写RTL很爽，但真正卡你的会是前面两环，那才是决定你能不能过简历关的地方。

说实话，半年想过简历关，最忌讳的就是一上来就扎进FPGA端量化。你只会Verilog，硬件是你的舒适区，真去搞INT8卷积器你会发现自己在瞎调流水线，根本不知道加速的到底是什么。所以我建议顺序很明确：先用一个多月把Python和PyTorch跑通，目标定得低一点，能自己训练一个MobileNet或YOLOv5n的小版本、能导出ONNX就够了，重点是建立『张量在层与层之间怎么流动』的直觉。然后再花两个月碰量化，先跑PTQ看INT8掉多少点，理解scale和zero point在干嘛。最后两个多月才回到你熟悉的FPGA，挑一个卷积层做INT8加速，跑出吞吐率和资源占用。简历上加一个这样的小项目，配上数据流架构的描述，比空谈CNN加速强得多。你现在PyTorch装上了吗？

顺序别反。先装PyTorch，跑通一个小CNN训练加ONNX导出，再回头啃量化部署。不会Python直接冲FPGA端量化，面试官一问scale怎么来的就露馅。半年够你走完这条路，前提是别在第一步就想调参。你打算拿哪个模型练手？