2026年FPGA校招笔试遇到「用Verilog实现可配置波特率UART并在Testbench里自校验」，时间只有40分钟该怎么分配？

先说结论：40分钟这种题，别想着写完整工业级UART，阅卷看的是你有没有把「能跑通的最小闭环」搭出来。我的建议是时间这么分：前5分钟别动笔，先把模块接口和参数想清楚，比如clk、rst_n、tx_start、tx_data、baud_sel、tx_done这些信号定下来；接下来15分钟只写发送路径，核心就两块——一个波特率分频计数器，一个发送状态机（IDLE、START、DATA、STOP）。分频别写复杂，用parameter或baud_sel选一个计数值，count到一半/满的时候翻转波特率节拍就行，不用做精确到小数点的分数分频。剩下15分钟写Testbench，别写接收模块解码，直接抓发送波形里的位时序做采样比对，或者干脆例化一个简易接收端，用同样的波特率参数把串行数据还原成并行，和原数据比。最后5分钟检查复位、位序（LSB先发）、停止位。平时练的时候，就掐表重复写同一套模板，写到肌肉记忆，考试时只改参数不改结构。你平时是习惯先画状态图再写代码，还是直接上手敲？

先说一个反直觉的点：笔试阅卷老师大概率不会逐行读你的代码，他们看的是仿真波形能不能跑出正确结果，以及模块接口是否干净。所以40分钟的目标不是写完一个UART，而是搭出一个能自证正确的发送链路。具体节奏可以这样：前3分钟只画接口，clk、rst_n、tx_start、tx_data、baud_sel、tx_done这几个信号定死，别中途改。接下来12分钟写发送核心，分频计数器加一个四状态机（IDLE/START/DATA/STOP）就够，波特率用参数选计数终值，别搞分数分频。中间10分钟写Testbench，最简单的方式是例化一个同参数的接收模块把自己发出去的数据收回来比对，如果来不及写接收，就抓波形手动核对起始位和停止位。最后15分钟跑仿真、修时序、补边界。你平时练的时候，可以拿手机计时，专练这个最小闭环，练到20分钟内能跑通一次，笔试就不会慌。你现在是卡在状态机写法上，还是卡在Testbench自校验的思路上？

先说一个你可能没意识到的点：笔试这种题，40分钟压根不是考你能不能写工业级UART，是考你会不会「砍需求」。一上来就想着写完整收发、奇偶校验、FIFO，必崩。我的做法是只写发送路径：接口先钉死（clk、rst_n、tx_start、tx_data、baud_sel、tx_done），分频就用一个计数器加parameter选终值，状态机就IDLE/START/DATA/STOP四个态。Testbench不写接收解码，直接例化一个同样波特率的简易采样器把串行流还原成并行，和原数据比。时间分配大概是接口3分钟、发送15分钟、TB15分钟、收尾5分钟。阅卷真正看的是波形能不能跑出正确结果、接口干不干净，不是逐行读你代码。你平时练的时候就掐表练这个最小闭环，练到肌肉记忆。顺便问一句，你们笔试是上机跑仿真还是纯手写代码？这俩准备方式差挺多的。

我个人更在意的是「自校验」这四个字怎么落地，因为很多人栽在这。UART发送本身不难，难的是TB里怎么自动比对。常见两种写法：一种是把发送出来的串行数据用同样波特率的采样逻辑收回来，拼成并行和原数据比；另一种更省事，直接算每个比特应该在哪个时钟沿稳定，按位采样后拼起来比对。第一种更通用，第二种更快写完，笔试里我倾向第二种，因为你没时间调接收状态机。风险在哪？如果你的分频计数终值算错一个周期，采样点会整体偏移，这时TB自己也会错，所以最好在TB里加一句对tx_done或位边沿的断言式检查，至少能看出时序对不对。另外别忽略baud_sel的边界，比如最低和最高波特率各跑一次，阅卷老师很可能就改一下参数看你还能不能跑通。平时练的时候，建议你固定一套模板反复写，接口和状态机骨架背下来，考试时只填分频参数和TB比对逻辑，这样40分钟才够用。你现在用的是哪种仿真工具，ModelSim还是Vivado自带？不同工具跑TB的写法略有差别。

沿着「为什么时间总是不够」这条线往下想，其实问题不在打字速度，在于你没有把这类题拆成可复用的模板。UART发送的本质就三件事：一个节拍发生器、一个按节拍推进的状态机、一个把并行转串行的移位寄存器。分频计数器其实不是独立模块，它就是给状态机提供「现在该发下一位了」的使能信号。你之所以觉得状态机、分频、校验全挤在一起，是因为你把它们当成三块并行要写的东西，实际上它们是串起来的因果链：计数器溢出产生节拍，节拍驱动状态机跳转，状态机控制移位输出。想清楚这条链，代码量会少一半。再说取舍：笔试里奇偶校验、停止位长度可配这些，除非题目明确要求，否则一律不做，做了就是给自己挖坑，一个边界没处理好整个仿真挂掉，阅卷只看结果不看你的野心。平时怎么练？建议你找三五个同类题（UART、SPI、I2C发送）都用同一套骨架写一遍，写完对比哪里的接口设计最省事，慢慢你会总结出自己的「笔试模板」。这个模板的价值不只是省时间，更是在压力下你不会慌，因为你知道下一步该敲什么。至于Testbench，核心思想是「让机器替你判断对错」，而不是你自己盯波形数位。最省事的自校验就是把发送数据延迟若干个波特率周期后和接收端还原的数据比对，哪怕接收端写得很糙，只要能跑通比对逻辑，这题就算立住了。最后补一句，阅卷老师大概率是快速扫一眼接口和仿真结果，所以接口命名规范、模块注释清楚，比多写二十行校验逻辑更值。你要是有具体想练的题型，可以说说你现在卡在哪一步，是状态机跳转还是TB比对。

说句实在的，40分钟别指望写完工业级UART。阅卷大概率就看仿真波形能不能跑出正确串行流、接口干不干净。我自己练的时候就是死磕一个最小闭环：分频计数器加四态机加TB按位采样比对，掐表练到25分钟能跑通，剩下时间补边界。你们平时是用仿真器跑还是纯手写代码？

先说个可能有点扎心的判断：40分钟这道题，真正拉开差距的不是你写UART的手速，而是你有没有意识到「可配置波特率」和「自校验TB」这两个词才是出题人埋的钩子。很多人一看到UART就本能地回忆课本里那套收发全写，结果分频、状态机、采样、校验全堆在一起，写到一半时间没了。其实你换个角度想，题目要的是发送模块加一个能自己证明对错的TB，那它本质上是在考你「能不能把一个串行协议拆成节拍、状态、数据三条线」。节拍来自分频计数器，状态机只负责决定现在发起始位、数据位还是停止位，数据线由移位寄存器按节拍往外吐。这三样东西是串起来的，不是并行的，你一旦把它们当成一条因果链写，代码量立刻降下来。至于可配置波特率，别去碰分数分频那种花活，用一个parameter或者输入端口选计数终值就够了，笔试里没人考你小数分频的精度。TB那边也一样，最省事的自校验不是写接收模块，而是按波特率算出每个比特的稳定采样点，直接采串行线拼成并行和原数据比，再顺手加一句对tx_done的检查。练的话，我建议你找UART、SPI、I2C发送这三类题，用同一套骨架各写一遍，写完掐表，练到接口和状态机是肌肉记忆，考试时只填参数和比对逻辑。你平时练习是上机跑仿真，还是纯纸上手写？这两种练法对时间分配影响挺大的。

我补充一个容易被忽略的点：这类题的评分重心其实在TB，不在DUT。你想，发送模块写得好不好，阅卷老师扫一眼波形就知道了，但自校验能不能自动跑出一个pass或fail，才是区分「会写代码」和「会做验证」的地方。所以40分钟里，我建议你把至少三分之一时间留给TB，而且TB要写得足够笨——笨到不依赖任何复杂逻辑。具体做法是固定一个波特率参数，算出一个比特占多少个时钟，然后在每个比特的中间时刻采样tx线，拼成8位和发送数据比，不相等就打印错误。这样即使你的分频终值算错一个周期，采样点整体偏移，你也能从波形上看出问题，而不是被一个能自圆其说的TB骗过去。另外提醒一句，别在奇偶校验和停止位长度上花时间，除非题目明确要求，做了就是给自己挖坑。

先说一个很多人到笔试现场才反应过来的事实：这道题真正的时间黑洞不是UART本身，而是「可配置波特率」和「自校验」这两个词引起的连锁反应。你一想到可配置，就会本能地想做通用分频器、想做小数分频、想做成能适配任意频率的架构；一想到自校验，就想写一个完整的接收模块去回环。这两件事一旦展开，40分钟必崩，因为它们把一道「单向串行发送」的题，悄悄升级成了「双向通信系统」。

我的建议是把因果关系捋直：可配置波特率的本质不是分频精度，而是「一个计数终值可以被外部或参数改写」。所以你只需要一个parameter或者baud_sel输入，映射到几个固定的分频计数值，比如50M时钟下9600对应5208、115200对应434，用case选一下就行。别去做除法和浮点，笔试里没人考你分频器的小数精度，那是IC设计里另一个话题。

自校验也一样，它的本质是「TB能自己判断pass还是fail」，不是「TB要复现一个接收机」。最省时间的做法是按位采样：已知每个bit占多少个时钟，就在每个bit正中间的时刻读一次tx线，拼成8位，和发送的tx_data比，不等就报错。这个TB的代码量大概只有接收状态机的三分之一，而且逻辑笨到不会骗自己。

再往深一层想，为什么你会觉得「状态机、分频、校验全挤在一起」？因为你把它们当成三个并列要写的东西。其实它们是串行因果链：计数器溢出产生一个节拍脉冲，节拍脉冲驱动状态机从START走到DATA再走到STOP，状态机在DATA阶段让移位寄存器把数据一位一位吐出去。校验逻辑根本不在发送路径里，它只活在TB里。想通这条链，你的RTL会短得让自己吃惊。

平时怎么练？找三个同类题，UART、SPI发送、I2C发送，用同一套骨架写三遍：接口先钉死，然后计数器加状态机加移位寄存器，最后补TB。掐表练到25分钟能跑通波形，剩下15分钟用来补波特率边界和复位时序。你现在的仿真环境是纯Verilog加testbench，还是学校平台带图形化激励的？这会影响你练采样TB的写法。"，"40分钟别写接收机。发送路径加一个按位采样的笨TB，能跑出波形就赢了。你平时掐过表吗？

我换个角度说，这道题其实在考「需求裁剪」而不是编码速度。阅卷老师大概率扫一眼模块接口干不干净、波形里起始位到停止位是不是按正确节拍出来、TB有没有自动打印比对结果，这三样占了大头。所以你进场后的第一件事不是敲代码，是拿笔在纸上把接口写下来：clk、rst_n、tx_start、tx_data、baud_sel、tx_done，写完就别再改。然后只写发送：一个分频计数器用baud_sel选终值，一个四态机IDLE/START/DATA/STOP，一个移位寄存器。奇偶校验和停止位长度可配，除非题目白纸黑字要求，一律不做，做了就是给自己埋边界炸弹。TB那边用最简单的按位采样拼字节比对，别写接收状态机。留最后几分钟跑一次最低和最高波特率，确认参数改了还能过。