2026年电子设计竞赛想用FPGA做作品，零基础队伍从报名到省赛只有五个月，先攻哪类题目最容易出成果？

五个月零基础，我建议你直接把方向锁死在信号采集加显示这条线上，别犹豫。原因很简单：电赛省赛的评分逻辑是「看得到的东西才给分」，示波器能出波形、频谱仪能出柱状谱、DDS能出正弦波，评委一眼就知道你做通了；而电机闭环你调半天PID，现场一上电抖成筛子，时间全耗在焊驱动板和查MOS管上了。通信类更别提，协议栈深不见底，零基础五个月大概率卡在解调那一层出不来。

具体怎么走，我给你一条能落地的路径。前六周只干一件事：把ADC采集打通。别急着上高速ADC，先用开发板自带的低速ADC或者外挂一片便宜的并行ADC，目标是把模拟信号采进来、存进FPGA内部的RAM、再通过串口或LCD把原始数据吐出来。这一步看着笨，但它把你从「只会写计数器」拉到「能处理真实时序」的状态。踩的坑包括采样时钟相位、跨时钟域、数据位宽对齐，这些坑早踩早好。

第七到十二周上FFT。这里有个取舍：别自己从零写蝶形运算，先用Xilinx或Intel的FFT IP核把整条链路跑通，理解它的接口时序和缩放因子。等你能在屏幕上看到输入1kHz正弦、频谱上1kHz处冒出一根柱子，那种成就感会推着队伍往前走。之后再加窗函数、加峰值检测，工作量自然就堆起来了。

最后六周做整合和外壳。把信号源、采集、FFT、显示分成四个模块，每个模块单独能测，联调时用SignalTap或者ILA抓波形定位问题。作品形式上，简易频谱分析仪比示波器更好交付，因为频谱的视觉效果强，而且不需要复杂的触发逻辑。

一个提醒：别贪多指标。省赛里「带宽10MHz、分辨率1024点」这种参数写上去就要能兑现，宁可标低一点做扎实。你们现在板子选好了吗？如果还没定，选带高速ADC扩展口的开发板会省很多事。

信号类优先，尤其是频谱分析或DDS信号源。控制类要碰电机、驱动、电流采样，硬件一烧就断进度；通信类协议栈太深，五个月不够啃。信号采集加显示这条主线模块清晰，ADC、FFT、显示能分开调，哪块错了一眼看得出。先花一个月把ADC采样和串口/LCD显示跑通，再套FFT IP核，最后做整合。省赛看的是完整度和现场演示效果，能亮出干净频谱就赢一半。

先把结论说死：五个月零基础，优先信号类，而且不是泛泛的信号类，是把范围缩到「采集加显示」这一条窄路上，比如简易示波器、音频频谱分析、简易DDS信号源。控制类和通信类不是不能做，是时间账算不过来。

为什么这么选，得从评分逻辑和自己的调试能力两头看。电赛省赛现场是评委看你当场演示，能出波形、能出频谱柱状图、能出干净正弦，这些是肉眼可见的成果；而控制类要碰电机、驱动、电流采样，硬件一旦烧了板子，你整队进度直接停摆，零基础队伍连排查方向都没有。通信类更麻烦，协议栈一层套一层，调制解调、同步、滤波，任何一层卡住你都看不到中间结果，容易烂尾。

再往深一层说，选信号采集这条路真正的优势是模块边界清楚，可以分层调试。ADC采样、数据缓存、FFT运算、显示输出，这几块能拆开单独验，哪块错了一眼能看出来。你写个计数器把ADC时钟分频出来，采进来的数据先不打FFT，直接送串口或LCD看原始波形，通了再往上套。这种「每步都有可见结果」的节奏，对零基础队伍特别重要，因为你需要不断的小成功来维持信心和进度。

具体路线大概是：前一个半月只干ADC采集加显示，把模拟信号采进来、存进片内RAM、再吐到串口或LCD上，踩的坑包括采样时钟相位、跨时钟域、位宽对齐，这些早踩早踏实。中间一个半月套FFT IP核，用现成的Xilinx或Altera FFT IP，别自己手写蝶形运算，先跑通再说，把频谱柱状图显示出来。最后两个月做整合、加状态机控制、优化显示刷新，留出两周专门应对现场演示的各种意外。

还有一点容易被忽略：选题时去看往年省赛题目和评分细则，信号类题目往往有明确的指标要求，比如频率测量范围、幅度精度，这些你能对着指标一项项调，比控制类那种「稳不稳」的模糊标准好拿分。你们现在Verilog只会写计数器，这其实够用了，信号处理里大量逻辑就是计数、移位、状态机，真正难的是时序约束和跨时钟域，边做边学最快。

你们手上现在有开发板了吗，是Xilinx还是Altera的，这会影响后面IP核怎么选。

先说个容易被忽略的点：你们队三个人，真正稀缺的不是时间，是「不互相拖死」的能力。五个月里最容易翻车的不是技术难，是三个人同时卡在同一个硬件问题上，一卡就是两周。所以选题的第一标准其实是能不能并行开工、各自有独立进度。按这个标准，信号采集加显示这条线是最合适的，因为它的模块边界天然就适合拆给三个人：一个人管模拟前端和ADC采样时序，一个人管缓存和FFT运算，一个人管显示和按键交互，接口定好之后可以各调各的。控制类做不到这一点，电机、驱动、电流采样是串在一根链上的，一个人焊的驱动板出问题，另外两个人只能干等。通信类也一样，解调那一层不通，后面全看不到中间结果。

所以优先做简易示波器或者频谱分析这类采集加显示的题。具体一点，前一个半月别碰FFT，就死磕ADC采集到内部RAM再到串口吐数据这条最笨的通路，把采样时钟、跨时钟域、位宽对齐这些坑踩完。中间一个半月上FFT和显示，最后两个月做整合、加触发和量程切换这些加分项。这里有个替代做法值得考虑：如果ADC那关迟迟过不去，可以先用DAC自己产生一个已知频率的正弦喂给自己测，把整条数字链路先跑通，再回头补前端，这样至少保证有可演示的东西。

顺便提醒一句，省赛评委现场看的是完整度和波形干不干净，不是你的算法有多花哨。你们现在Verilog到什么程度了，是只会写计数器还是已经能跑通一个简单的状态机？这个会直接决定前六周该压多紧。

我试着把这件事往深了讲一层，因为「选信号类」这个结论网上一搜一大把，真正难的是你知道为什么，以及知道了之后怎么排期。

核心逻辑是：电赛省赛的交付物是一个能当场演示的东西，而零基础队伍最大的敌人是「看不到中间结果」。你写Verilog和写软件最大的差别在于，软件printf一下就知道哪错了，硬件里信号是并行的、时序是隐藏的，一旦某个环节错了，现象往往是整块黑屏或者乱码，你连从哪查都不知道。所以选题要选那种能把系统切成若干段、每段都能单独观测的题。信号采集加显示正好满足：ADC采进来的数据能通过串口打印出来看，FFT算完的频谱能存到RAM里读出来看，显示模块能单独喂假数据测。每一段都有独立的观测手段，这就是它比控制类和通信类友好的根本原因。

控制类的问题在于它的观测点是物理的，电机转不转、抖不抖，你没法把中间量轻易导出来看，而且驱动硬件本身就是个无底洞，MOS管选型、死区、电流采样运放，零基础队伍光焊板子就能耗掉一个月。通信类的观测点则被协议栈层层包裹，调制、同步、滤波、解调，任何一层不对，你看到的都是噪声，而噪声不告诉你错在哪。

具体路径我建议这样铺：第一个月只做采集，目标是让ADC在固定采样率下稳定采进RAM，串口能吐出原始波形，这一步做完你们队就脱离了「只会写计数器」的状态。第二个月套FFT IP核，先用仿真喂已知正弦验证频谱峰值位置对不对，再上板。第三个月做显示和人机交互，同时开始想加分项，比如自动量程、频率测量、触发稳定。剩下的时间全部用来整合和反复演示，把演示流程练到闭着眼也能跑。

有一个取舍要提前想清楚：FFT用IP核还是自己写。零基础五个月，我的建议是IP核优先，自己写的蝶形运算很容易在定点位宽和溢出上翻车，而IP核至少保证算法是对的，你把精力留给时序和接口。等主线跑通了，如果还有余力再考虑自己写一版当亮点。

最后一句，你们三个人里有没有人愿意专门负责模拟前端和焊接？这个角色如果缺，整条路会难走很多。

零基础五个月，我其实不太建议你们一上来就纠结「信号还是控制」，先想清楚一件事：你们要交的是一个能当场跑起来、评委看得见的东西，而不是一个技术最先进的系统。按这个标准倒推，信号采集加显示这条线几乎是唯一能在五个月内从零走到能演示的选择，原因不在于它简单，而在于它「错得起」。

我展开说一层。控制类的本质是一个闭环，闭环的特点是任何一环断了，整个系统就死了，你没法只让电机转一半来验证。零基础队伍最怕的就是这个，你的驱动板、电流采样、PWM时序、PID参数是串在一根绳上的，绳子哪一段断你都不知道，因为现象只有「电机不转」或者「抖」。五个月里光是焊板子、烧管子、查死区就能吃掉两个月，而且这些坑跟FPGA本身关系不大，性价比很低。通信类更狠，调制解调、同步、滤波一层套一层，中间任何一层不对，你看到的永远是噪声，连调试的抓手都没有。

信号采集加显示不一样，它是天然分段的。ADC采样是一段，数据进RAM是一段，FFT是一段，显示又是一段。每一段都能单独喂数据、单独看结果。ADC采进来的原始波形可以先用串口吐到电脑上看，FFT算完的频谱可以存在RAM里读出来核对，显示模块可以先灌假数据测。这意味着你们三个人可以真正并行，而不是一个人卡住全队干等。

具体路径我给个粗的。前六到八周，别碰FFT，就死磕「模拟信号进、数字数据出、能在屏幕上看到原始波形」这一条最笨的通路。这里踩的坑是采样时钟相位、跨时钟域处理、数据位宽对齐，早点踩完早点踏实。接下来四周套FFT，可以用IP核，别自己从零写蝶形运算，先跑通再说。最后一个月做整合和界面，按键切换、量程调整这些。

有一点要提醒：选题别贪，简易示波器和音频频谱分析选一个做深，比两个都做浅强得多。省赛现场评委看的是完整度和稳定性，不是功能列表。你们现在的Verilog水平，先花两周把状态机和跨时钟域这两个概念吃透，比多看十个教程有用。

对了，你们手上有开发板了吗，是哪家的、带不带高速ADC，这个直接决定后面选型，可以再聊。