2026年秋招投FPGA岗，简历上写「基于Zynq的实时目标检测」面试官让我把从摄像头到HDMI显示的延迟拆开算，我该怎么补这块链路预算？

先对齐一下场景：你是拿现成 IP 拼出 demo 的在校生或转行者，面试官真正想看的不是那串数字，而是你有没有"沿链路逐级拆过"的意识。所以补这块不用真去改 RTL，先把链路按级切开、每级给出估算公式，再挑一两级拿实测对一下，可信度就上来了。

主线是这样：延迟 = 采集 + 缓存/搬运 + 推理 + 后处理 + 显示，每一级都要先问"这一级是流水的还是串行的"。采集端 OV5640 走 DVP 或 MIPI，一帧时间基本就是 1/fps，比如 30fps 就是 33.3ms，这一级是硬约束，除非提高帧率否则压不下去。行缓冲那一小段（几行像素）通常可以忽略，真正吃时间的是整帧写入 DDR 再读出来，写一次读一次就是两倍带宽开销，按帧大小除带宽能粗估，比如 1080p RAW 一帧约 2MB 量级，在几百 MB/s 的有效带宽下就是几毫秒量级，还要考虑突发效率和仲裁抖动。

推理这级是大多数人的瓶颈。YOLO-tiny 在 PL 上跑，单帧耗时约等于层数乘以每层周期数除以时钟，卷积层可以按输出特征图尺寸乘卷积核乘通道数再除以并行度（比如每周期算多少个 MAC）来估。这里常被忽略的是 DDR 权重读取带宽和层间数据回写，算力够但喂不上数据照样慢。后处理是典型的串行段：NMS、阈值筛选、坐标反变换，CPU 上跑可能几毫秒，PL 上做也有固定流水延迟，这段不能和推理重叠就白白叠加。显示端 HDMI 刷新本身是流水的，但你要等一整帧推理完才出图，等于把前面所有延迟又串了一遍。

面试讲法建议：先给出总量级（比如"端到端约 60 到 100ms 量级"），再指出瓶颈在推理和后处理，然后说明你怎么验证——用 GPIO 翻转加示波器、或在 PS 端打时间戳，量采集到推理、推理到显示两段。哪怕只测了一两级，也比干背公式强。追问一句：你现在跑的是 30fps 还是更低，推理是在 PL 还是丢给 PS 的 CPU？这决定瓶颈到底在哪一级。

其实不用把每级都算准，面试官就看你知不知道瓶颈通常在哪。一句话点破：整帧过 DDR 和推理是两大头，采集和显示基本被帧率锁死，后处理串行那段最容易被忽略。你只要说清"哪级能流水、哪级必须串行"，就已经比背公式强了。你当时推理是跑在 PL 还是 PS 上？

先别急着背数字，面试官想听的是你有没有把这条链路当成一条流水线看过。你现在的情况是拿现成IP拼出来的，这没问题，但你要在脑子里把一帧的旅程走一遍，知道哪一段是硬约束、哪一段可以流水、哪一段必须串行。

一帧的时间线大致是这样：传感器曝光并输出一行行像素，你这边先做行缓冲，攒够几行或者一整帧再往DDR里丢；推理模块从DDR里把整帧读出来，喂给加速器；加速器算完把检测框交给后处理，后处理通常是CPU在PS侧跑的，串行；最后画框叠加，再通过显示控制器扫出去到HDMI。

关键判断就一句话：采集和显示被帧率锁死。30fps一帧33.3ms，这是物理下限，你压不动。所以别在这两级上耗时间，重点看中间。

DDR那一段最容易被低估。整帧写一次读一次，1080p RAW按每像素2字节算约4MB，往返就是8MB的搬运量。DDR理论带宽几个GB/s，但实际有效带宽打个对折都算乐观，还要跟CPU、显示控制器抢带宽。这一段粗估下来往往是几毫秒量级，而且和推理可能并行，也可能不并行，取决于你有没有做双缓冲。

推理是另一个大头，取决于你的加速器时钟、并行度、YOLO-tiny的层数和MAC数量。YOLO-tiny大概几十亿次运算，你按加速器每周期能干多少次乘加、时钟多少MHz，除一下就能估出理论时间，再乘个效率系数。这一段跟DDR读权重、读特征图又耦合在一起，所以别单独算。

后处理是隐藏的坑。NMS在CPU上跑，框一多就是毫秒级，而且它是串行的，前面流水线再快也得等它。很多人面试答不上来就是忘了这段。

面试时怎么讲才像真做过？别报精确数字，报结构和瓶颈。你就说：采集和显示是帧率决定的硬约束，DDR搬运和推理是两大头，后处理串行段最容易被忽略。然后挑一级说你实测过，比如用时间戳打点量了推理耗时。有实测对一下估算，可信度立刻不一样。

你当时推理是放PL侧还是PS侧跑的，这个直接影响你怎么拆。

先说个容易被忽略的点：面试官让你拆延迟，不是要你报出精确到小数点后两位的数字，而是想看你能不能识别哪一级是硬约束、哪一级是你自己实现出来的、哪一级其实可以省略。很多人答不上来不是因为不会算，是因为没意识到自己那个 demo 里其实有两条链路可以选：一条是摄像头→DDR→推理→DDR→显示，另一条是摄像头→行缓冲→推理→行缓冲→显示（小分辨率下可行）。前者稳、通用、好扩展，代价是 DDR 往返带宽；后者省 DDR 但受限于片上 BRAM 容量，1080p 基本放不下整帧。你要能说清自己选了哪条、为什么选。

再补一个维度：后处理常被当成零成本，其实画框、NMS、非极大值抑制这类操作如果放在 PS 侧单核跑，几毫秒到十几毫秒很常见，而且它是串行的，不能和下一帧的推理重叠。你可以用 CPU 计时器（比如 ARM 上的 clock_gettime）在软件里埋点，把后处理单独测出来，这个数据比推理本身还好讲，因为面试官知道加速器是 IP 给的，后处理才是你写的。风险在于：如果你把后处理也塞进 PL 做了流水，那你得说清握手和跨时钟域怎么处理，不然面试官一问就露。

另外提醒一句，别只报总延迟，要报「端到端延迟」和「吞吐」两个数。30fps 下吞吐是 33ms 一帧，但延迟可能远大于 33ms，因为流水线里可能攒了好几帧才输出。你那个 demo 大概率是双缓冲甚至三缓冲，延迟是 2~3 倍帧时间，这个细节讲出来很加分。你当时是用 Vitis 还是纯 Vivado 搭的？

先给一个容易被忽略的维度：面试官问「总共多少毫秒」，其实是在看你有没有区分『可测的』和『只能估的』。你手里这个拼 IP 的 demo，真正能拿秒表测的只有端到端那一头一尾，中间全是黑盒，所以正确的讲法是先给出一张估算表，再说哪几格你实测校过。采集端 OV5640 一帧基本就是 1/fps，30fps 就是 33.3ms，这一级别想压；行缓冲那几行像素量级是微秒，可以直接忽略但要提一句，表示你知道它存在。真正的大头是整帧进出 DDR：1080p RAW 按两字节算约 4MB，写一次读一次 8MB，DDR 有效带宽按 1~2GB/s 保守估，这一级就是 4~8ms 量级，而且如果 PS 和 PL 抢同一个口还会更差。推理这一级要按并行度算：YOLO-tiny 大概几亿次乘加，你加速器要是 256 个 MAC、跑 150MHz，理论峰值约 38GMAC/s，实际利用率打三折，算下来几毫秒到十几毫秒，具体取决于你是 INT8 还是浮点。后处理最容易被当成零成本，其实画框加 NMS 在 PS 单核上跑，几毫秒到十几毫秒很常见，而且它串行，不能和下一帧推理重叠，这一条你要是能主动点出来，面试官会觉得你真跑过。显示那一级也是被帧率锁死的。风险在于：这些数字你报出去，面试官很可能追问『你这个 DDR 带宽是哪来的』，所以最好提前用 AXI 的性能计数器或者简单读写测试量一下，哪怕只量出一格，可信度就完全不同。替代做法是如果分辨率不高，可以走行缓冲绕开整帧 DDR，代价是 BRAM 容量。你当时跑的是 INT8 还是浮点？这个直接决定推理那一格差好几倍。

我换个角度讲，把这条链路当成一条流水线来看，比逐级背数字有用得多。你现在的问题不是不会算，是脑子里没有『一帧的旅程』。你试着这样走一遍：传感器曝光输出一行行像素，你先攒几行做行缓冲，攒够一整帧或者够一个 tile 再往 DDR 丢；推理模块从 DDR 把数据读出来喂给加速器；算完把框交给后处理；后处理在 PS 侧跑，画框、NMS；最后叠加、送显示控制器扫到 HDMI。走完这一遍你会发现，这条链路里真正决定吞吐的是最慢那一级，而决定延迟的是所有串行段加起来。关键判断就两句：采集和显示被帧率锁死，30fps 一帧 33.3ms 是物理下限，别在这两级上耗；中间那段里，整帧过 DDR 和推理是两个大头，后处理是最容易被漏掉的串行尾巴。为什么后处理是尾巴？因为它不能和下一帧的推理重叠，你推理再快，后处理慢一样掉帧。工程上的取舍也在这：想降延迟，要么减 DDR 往返，比如小分辨率下走行缓冲或 tile 处理，代价是 BRAM 放不下整帧、控制逻辑变复杂；要么提推理并行度，比如加 MAC 数量或者上 INT8，代价是资源、功耗和量化精度；要么把后处理从 CPU 挪到 PL 或者用多核分摊，代价是开发量。学习路径上，我建议你先别急着改 RTL，先做两件事：一是把每级的估算公式写在一张纸上，二是挑一级用实测对一下，比如在 ARM 上用计时器量后处理，或者用 AXI 性能监测量 DDR 带宽。有一个实测点，你讲的时候整个估算表就活了。面试官通常不指望你报出小数点后两位，他们想看的是你能不能指出哪一级是硬约束、哪一级是你自己实现出来的、哪一级其实可以省。常见误区是把后处理当成零成本，或者以为 DDR 带宽是无限的。你这条链路里推理到底是跑在 PL 还是 PS 上？这决定你该重点补哪一级。

一句话点破：采集和显示被帧率锁死，真正要算的是 DDR 往返和推理，后处理是那条最容易被漏掉的串行尾巴。

先给你一个能救场的说法：面试官要的不是精确数字，是你知道每级量级和谁在卡。你可以这么讲——采集端OV5640一帧就是1/fps，30fps约33.3ms，这级别想压；行缓冲几行像素是微秒级，忽略但要提一句。真正吃时间的是整帧进DDR再读出来，1080p RAW按2字节约4MB，写读各一次8MB，DDR有效带宽保守按1GB/s算就是8ms量级。推理看你加速器多少MAC、跑多少MHz，YOLO-tiny大概几亿次乘加，粗算一下并行度就能给个几毫秒。后处理在PS侧串行，NMS加画框常见几毫秒到十几毫秒，最容易漏。显示又被刷新锁死。所以瓶颈通常在后处理和DDR往返。你只要把这条链讲顺，数字差一点面试官不会揪。你当时推理是放PL还是PS跑的？

先说结论：这类问题你不用算到小数点后两位，面试官要的是你能把链路切开并且知道哪一级是硬约束。你拿现成IP拼的demo，真正能拿秒表测的只有端到端首尾，中间全是黑盒，所以正确讲法是先给一张估算表，再指出你实测校过哪几格。

一帧的预算大致这么列：采集被帧率锁死，30fps就是33.3ms，这级压不动；行缓冲那几行像素是微秒级，提一句表示你知道它存在就行；真正的大头是整帧进出DDR，1080p RAW按2字节算约4MB，写一次读一次8MB，有效带宽保守按1GB/s估就是8ms量级，PS和PL抢口还会更差；推理按并行度算，几亿次乘加除以MAC数量和时钟，粗估几毫秒；后处理在PS侧串行，NMS加画框常见几毫秒到十几毫秒，最容易漏；显示又被刷新锁死。所以瓶颈通常在后处理和DDR往返，不是采集也不是推理。你当时推理是放PL跑还是PS跑？

你这个项目是拼IP跑通的，那面试时最稳的讲法不是背数字，而是先承认哪些格是估的、哪些格你实测过——这个态度本身就是加分项。

具体拆法我建议你按「一帧的旅程」列一张表，左边写环节，右边写估算值和依据。采集这级最省事：OV5640 输出一帧就是 1/fps，30fps 就是 33.3ms，这是传感器和时序给的硬约束，你压不动，提一句就行。行缓冲那几行像素在微秒级，说明你知道它存在即可。

真正要动脑的是 DDR 这段。1080p RAW 按每像素 2 字节算大约 4MB，写一次读一次就是 8MB 的搬运量。这里有个容易被忽略的点：DDR 的有效带宽不是标称值，突发效率、PS 和 PL 抢口、刷新开销都会打折，保守按 1GB/s 估就是 8ms 量级。如果你能把 AXI HP 口的实际吞吐用性能计数器量一下，那这格就从「估」变成「测」，面试时说出来分量完全不一样。

推理按并行度算：YOLO-tiny 大概几亿次乘加，你的加速器如果是 256 个 MAC 跑 200MHz，理论峰值 51.2 GMAC/s，除一下就是几毫秒，再乘个利用率系数。后处理是最容易漏的尾巴，NMS 加画框在 PS 侧串行跑，几毫秒到十几毫秒很常见，而且它不能和下一帧推理重叠。显示又被刷新率锁死。

风险在于：你如果只报一个总数，面试官一追问「哪级能流水」就露馅。所以讲的时候要点出采集和显示是硬约束、DDR 和推理是大头、后处理是串行尾巴，最后补一句「这几格我实测校过端到端」。你那个 demo 里后处理到底是跑在 PS 单核还是多核？这个会直接影响你怎么解释尾巴的长度。