2026年FPGA大赛国赛答辩，评委问「你们作品和去年获奖队差在哪」，只会念功能列表的队伍怎么答出工程增量？

先说最实在的一招：把「功能列表」改写成「取舍账本」。去年那支队大概率也是 ADC+FFT，所以评委真正想听的不是你多采了几路，而是同样一件事你换了个什么代价更划算的做法。比如你 FFT 点数从 1024 提到 4096，那就要能说清：资源涨了多少、BRAM 够不够、时序余量从多少降到多少、为什么这个精度对你的频谱分辨率是必要的。再比如多路 ADC 你怎么调度——是轮流串行采再拼帧，还是多通道并行+DMA 搬运，这背后是延迟和吞吐的权衡。答辩时开口就别念参数，先给一句判断：『我们把上一届串行采集那块改成了乒乓缓存，代价是多花一个 BRAM，换来的是采样不丢点。』评委马上就有话接了。你现在的瓶颈是不知道去年队到底怎么做的，那就在赛前把近两三届公开的答辩 PPT、论文、视频翻一遍，哪怕只有功能描述，也能反推它的架构假设。你们队现在卡在哪个环节，是采集调度还是 FFT 实现方式？"

"带过几届校赛答辩，说点评委视角的东西。问『和去年获奖队差在哪』，本质上不是让你贬低别人，是看三件事：你有没有读懂自己系统的瓶颈在哪，你做的选择是不是有据可依，以及这个增量能不能被验证。很多队伍栽在只会说『我们功能更多』，评委心里立刻归类成套模板。比较稳的准备方式是做一张对比矩阵，横向放架构、资源占用、功耗、延迟、可扩展性、自研模块占比这几栏，纵向就是你们队和参考队伍。注意不要填『更优』这种词，要填数：LUT 用了多少、DSP 用了几个、最大工作频率跑到多少、端到端延迟多少毫秒。没有实测的就标『预计/仿真值』，别硬编。自研模块占比这栏特别容易被忽略，但评委很吃这个——如果你们的 FFT 是调 IP 核，那就要老实说，然后把增量放到调度器、窗函数、数据搬运这些自己写的部分上。风险也要提一句，比如你们为了省 DSP 用了 CORDIC 近似，那就要说明精度损失多少、在什么输入下会退化，这反而显得你懂工程。追问一句：你们现在有没有做过资源利用率报告，还是只跑了行为仿真？"

"这个问题我特别有感触，因为我们队当年就是念功能列表被问懵的那一批。后来复盘才明白，评委要的『工程增量』其实是三层东西，得一层层往上搭。

最底层是功能层，也就是你做了什么。这层最不值钱，因为大家都能写多路采集、FFT、频谱显示，评委听多了。

中间是架构层，也就是你为了做成这件事做了什么取舍。这是答辩的主战场。举个例子，同样是多路 ADC 采集，你可以选择每路独立 FIFO 再仲裁，也可以共用一块大缓存做时分复用。前者资源多但延迟确定，后者省 BRAM 但调度复杂、抖动大。你要能说出『我们选了这个，是因为我们的显示刷新率要求不高，能容忍抖动，所以优先省资源』。这句话一出来，评委就知道你是想过问题的，不是抄的。再往上，FFT 这块也一样：是流水线结构换吞吐，还是迭代结构换面积；窗函数是查表还是实时算；这些都是可以讲的取舍点。关键是每个取舍都要绑定一个你的实际约束——板子上的资源、时钟频率、功耗预算、甚至你们人手和时间。

最上层是验证层，也就是你怎么证明这个增量是真的。这层最容易被跳过，但恰恰是拉开差距的地方。你说你延迟降低了，那就要有测量方法：是拿逻辑分析仪抓的时间戳，还是仿真里数的周期？你说精度提高了，那信噪比是怎么测的，用的什么信号源？哪怕只是 MATLAB 和板子对拍的对比图，也比一句『效果更好』强得多。

所以准备话术的时候别再按功能点组织，按『约束—取舍—验证』这条线走。评委追问架构，你就顺着讲为什么这么选；追问和往届的差别，你就把取舍点摆出来，自然就显出增量了。有一点要提醒：别硬编数据，评委很多是做过流片的，你报的数稍微离谱一点就会被抓住。不确定的地方就说『这个我们还在测』，比瞎编安全。

最后一个建议，赛前找一两个不懂你们项目的同学当模拟评委，专门问『为什么这么设计』，能把你问住的点就是答辩的漏洞。你们板子上现在资源余量大概还剩多少？这个数会直接决定你能讲多大的取舍空间。

先说个最容易被忽略的点：评委问「差在哪」，其实在探你有没有自己的判断力。你们功能是ADC采集加FFT显示，去年队大概率也是这套，所以别硬凹「我们多了什么功能」。换个说法：把你们做过的关键取舍讲成一句人话。比如采样率定多少、FFT点数选多大、用不用外部DDR缓存、显示刷新和采集是不是抢资源。挑一个你们真正纠结过的点，说清楚当时的约束和最后为什么这么定。评委听完会觉得这队是自己趟过坑的，不是照着教程拼的。你们当时在资源或者时序上最头疼的是哪一块？

我做过几年答辩旁听，说实话评委最烦的就是「我们实现了多路ADC」「我们做了FFT」这种报菜名。去年那支队能拿奖，多半不是因为它功能多，而是它在某个点上做了别人没做的取舍。你们要想清楚三件事：一，你们和它的架构差异在哪，是串行采集还是并行、是片上RAM还是外挂存储、流水线怎么切；二，这个差异换来了什么，资源省了多少、延迟降了多少、能不能扩展通道数；三，代价是什么，比如面积变大、时序余量变紧、调试复杂度上升。答辩时先给结论再给数据，比如「我们没用去年那套多通道并行，改成时间交织加乒乓缓存，代价是多占一个BRAM，换来采样不丢点」。评委接着追问的往往就是你这个代价能不能接受，这时候你答得上来，就说明你真懂。另外提醒一句，别把「自研模块占比」说成百分比数字糊弄，要说清楚哪些IP是你们自己写的状态机、哪些是厂商IP，边界在哪。你们现在手上有资源占用和时序报告吗？有的话直接拿来支撑话术。

这个问题我分两层说，一层是答辩话术，一层是背后真正该补的工程思维，因为只背话术迟早被追问穿。

第一层，对比维度别只盯功能。建议你赛前自己画一张对比矩阵，横轴放几个维度：数据通路架构、存储与缓存策略、时钟与复位方案、资源与功耗、延迟与吞吐、可扩展性、自研模块边界。纵轴一边是你们，一边是你能查到的去年队公开信息。填不出来的格子，就是答辩的风险点，提前想好怎么解释或者干脆承认信息不足。

第二层，为什么评委爱问架构取舍。因为功能谁都能堆，但架构选择反映的是你对约束的理解。比如同样是多路ADC，串行轮询实现简单但吞吐低，并行加DMA吞吐高但占引脚和逻辑；FFT点数从1024提到4096，频率分辨率好了，但BRAM和乘法器压力上来了，时序可能收不住。你只要能把这些代价说清楚，哪怕最后选的是保守方案，评委也会认。

再给个具体例子。假设去年队用外挂DDR做帧缓存，你们用片上BRAM乒乓。你可以说：我们评估过DDR方案，带宽够但引入控制器和时序收敛风险，我们人力有限，选了BRAM，代价是分辨率受限，但换来两周内跑通全链路。这种话比「我们实现了频谱显示」有力得多。

最后，自研占比别虚报。评委一问状态机怎么写、跨时钟域怎么处理，虚的立刻露馅。你们现在最没底的是架构那块，还是数据和测试那块？

先说个反直觉的判断：评委问「和去年获奖队差在哪」，多数时候不是要你证明自己更强，而是想确认你知不知道自己站在哪。第一次进国赛的队伍最容易犯的错，是把这个问题当成「找茬」来防守，于是拼命堆功能名词。其实你只要把因果链讲清楚，哪怕方案比去年保守，也能拿分。

主线是这样：任何架构选择都是被约束逼出来的，你要展示的是你看见了约束、比较过路径、承担了代价。拿你这个「多路ADC采集+FFT频谱显示」举例，别一上来就说我们采了几路、FFT多少点。换成一个具体纠结：多路ADC到底串行轮询还是并行加DMA。串行省引脚、省逻辑、控制简单，但吞吐上不去，采样率一高就丢点；并行加DMA吞吐够，但占引脚、占总线、时序更紧，还得处理跨时钟域。你要能说出你们当时测到什么程度、为什么最终选了一边，这就是工程增量。

再往深一层，FFT点数也是同样的因果。点数从1024提到4096，频率分辨率好了，但BRAM和乘法器压力上来，流水线要重新切，时序余量可能从正变负。评委追问「为什么这么选」，你答「因为我们的分辨率要求来自XX场景，1024不够」，比答「因为我们想做高精度」强十倍。前者有约束来源，后者只是口号。

所以准备话术的正确姿势是赛前自己画一张对比矩阵，横轴放数据通路、存储策略、时钟复位、资源功耗、延迟吞吐、可扩展性、自研模块边界，纵轴一边你们、一边去年队能查到的公开信息。填不出来的格子就是风险点，要么提前想好怎么解释信息不足，要么干脆承认我们不掌握对方细节，只谈自己的取舍依据。评委不会因为你不知道去年队内部实现而扣分，但会因为你硬编一个说法而扣分。

最后提醒一句，自研模块占比别报百分比糊弄，要说清楚哪些是自己写的状态机、哪些是厂商IP，边界在哪。这一点最能体现你是不是真做过。你们现在最卡的是不知道去年队具体架构，还是自己方案里的取舍说不圆？