2026年FPGA工程师面试被问「时序约束里set_false_path和set_clock_groups到底怎么选」，只写过UART的应届生该怎么补？

异步域整体就用set_clock_groups -asynchronous，只想放过个别几条路径才用set_false_path。面试答这句基本能过，剩下两周把UART的约束翻出来，把create_clock、CDC那部分重新抄一遍理解意思就行。你UART里rx和tx时钟是不是同源？

一句话：clock_groups 是「这两个域别互相查了」，false_path 是「就这几条别查了」。UART 里 rx 采样、tx 发送跟系统时钟不同源，标准做法就是 set_clock_groups -asynchronous。你两周内把工程里 UART 那份 xdc 找出来，对照 Vivado 的时序报告看一遍就够用了。

面试官追问这题，八成不是想听你背手册，是想看你有没有「约束是设计意图的翻译」这个意识。补的时候建议按这个顺序来，两周够用。

第一层，把概念归位。异步时钟域整体互不检查，用 set_clock_groups -asynchronous；只放过个别路径，用 set_false_path。前者是域级声明，后者是路径级例外，粒度完全不同。

第二层，理解为什么异步 FIFO 两边必须用前者。FIFO 的读写指针本来就靠格雷码加同步器保证安全，两侧时钟没有任何可分析的相位关系。你用 set_false_path 一条条去点，等于假设自己已经穷举了所有跨域路径——新增一根信号忘了加，工具立刻报违例还算好事，最怕的是它恰好没报，你也就没发现。clock_groups 是「这个域和那个域之间，工具你别管」，覆盖面天然完整。

第三层，知道滥用的代价。false_path 一多，STA 的检查范围就被你自己削掉了，时序收敛的置信度跟着下降。更麻烦的是它掩盖真实 bug：异步握手少打一拍、同步器级数不够，这类问题往往要跑很久才暴露，回归测试也未必抓得到。

落到你的 UART：把约束文件翻出来，找到 create_clock 那几行，看 rx、tx 和系统时钟是不是同源。同源就该有确定的相位关系，不能随便 clock_groups；不同源才走异步声明。顺手把 CDC 那部分和时序报告对照读一遍，比刷十道八股题有用。你现在手上有能跑的工程和它的时序报告吗？

我换个角度说，别只背区别，先想清楚你为什么要「不查」。工具默认假设所有时钟都有确定的相位关系，异步 FIFO 两侧本来就没有，所以你不告诉它，它就会硬算一个不存在的建立/保持窗口，报出一堆假违例。set_clock_groups -asynchronous 是把这层「本来就不成立的前提」整体撤掉，语义上更诚实；set_false_path 则是承认前提成立、只是这几条我保证功能上不需要满足，属于例外。区别就在这：一个是声明事实，一个是开例外。开例外开多了，等于把静态时序分析（STA）的覆盖范围一点点挖空，哪天真的写错了跨域路径，工具也不报，上板就是偶发死机。所以个人感觉面试时先讲这个「声明 vs 例外」的层次，比直接背命令管用。你现在的 UART 工程，两个时钟是同一个 PLL 出来的吗？

先别急着背命令，先问自己一句：工具为什么要查这两个时钟之间的路径？默认情况下，STA 会假设所有时钟都有固定相位关系，于是它会硬算出一个建立/保持窗口。异步 FIFO 两侧的读时钟和写时钟根本不存在这种关系，所以工具算出来的违例是假的。set_clock_groups -asynchronous 做的事就是「这两个域之间不存在可分析的相位关系，整体不查」；set_false_path 是「相位关系我认，但这几条具体路径功能上不用满足」。一个是对事实的声明，一个是对例外的开恩。

所以异步 FIFO 两侧用 clock_groups，是因为你本来就不该假设自己能穷举所有跨域路径。写指针、读指针、空满标志、可能还有复位同步，你今天记得加，明天加一根信号忘了呢？clock_groups 天然覆盖整个域对，漏不掉。false_path 是一条条点的，点漏了就是隐患。

两周的话，把 UART 工程的 xdc 翻出来，找 create_clock 和 CDC 那几行，对着时序报告看一遍，比刷十篇博客管用。你 UART 的 rx 采样时钟和系统时钟是同一个 PLL 出来的吗？

先说一个能救场的判断口径：你去问工具「这两个时钟之间有没有可分析的相位关系」。有，就用 set_false_path，因为你承认关系存在，只是这几条路径功能上不需要满足；没有，就用 set_clock_groups -asynchronous，因为你根本没法算，算出来的违例全是假的。异步 FIFO 两侧属于后者，读写时钟各来各的，格雷码指针加同步器才是保命手段，时序工具那边你不该让它去比。所以面试官问「你项目里用了哪个」，你哪怕只做过 UART，也可以老实说课设里是照抄例程，但现在我知道如果 rx 采样时钟和系统时钟不同源，正确做法是在约束里把这两个域声明成异步，而不是去点某几根线。剩下两周别贪多，就干三件事：把 UART 那份 xdc 翻出来逐行看懂 create_clock 和 CDC 部分，找一个异步 FIFO 的开源工程看它的约束怎么写，然后自己写一版让工具跑通、看时序报告里跨域路径是不是真的不报了。你 UART 里收发的时钟是同一个 PLL 分出来的吗？

先给你一个能立刻用上的判断维度：这两个命令的差别不只是「范围大小」，还在于你愿不愿意为覆盖面负责。set_false_path 是你主动列出几条路径，等于向工具打包票「就这些，我数过了」；set_clock_groups -asynchronous 是你声明两个域之间不存在可分析的相位关系，工具从此不查这一对域的全部跨域路径。异步 FIFO 里跨域的信号不止读写指针，还有空满标志、复位同步、甚至调试用的状态位，你今天记得写全，下个月加一根信号忘了补约束，麻烦就来了。所以工程上的默认选择是 clock_groups，只有当某几条路径确实同源、只是功能上不需要满足时，才用 false_path 去点掉。false_path 滥用的后果也在这：它把 STA 的覆盖范围一点点挖空，真写错了跨域路径工具也不报，表现就是上板偶发死机、概率极低但复现不了。你只有 UART 课设也不慌，回去把那份 xdc 翻出来，看 rx 采样时钟和系统时钟是不是同源，不同源就该用 clock_groups。你那个 UART 例程里，两个时钟是同一个 PLL 分出来的吗？

我换条主线讲，把这事当成「你怎么向工具描述你的设计意图」来理解，可能比背命令更耐用。STA 的默认世界观是：所有时钟都有确定相位关系，于是它对你给的每一对时钟都硬算建立保持窗口。异步 FIFO 两侧的读时钟和写时钟，物理上就是两个晶振或两路 PLL，相位关系根本不存在，工具算出来的违例是它自己脑补的。你要做的不是「让违例消失」，而是告诉工具这个前提不成立——这正是 set_clock_groups -asynchronous 的语义，域级声明，一次覆盖整对时钟。set_false_path 的语义完全不同：它承认相位关系存在，只是指定这几条路径功能上不需要满足，是路径级例外。所以选哪个，本质是问自己：我是在否认前提，还是在开例外？异步 FIFO 属于前者，因为两侧时钟不同源是事实，不是特例。为什么工程上不推荐用 false_path 处理异步 FIFO？因为跨域路径是动态增长的，写指针、读指针、格雷码同步器、空满标志、复位同步链，你没法保证永远穷举完整；一旦漏了，轻则工具报假违例浪费你排查时间，重则某条真该查的路径被顺手放过，上板偶发死机。这两周的学习路径我建议倒着来：先打开你 UART 工程的时序报告，找到跨时钟域那几条路径，看工具默认是怎么算的；再回去读 xdc 里的 create_clock 和 CDC 段，逐行问自己这行为什么这么写；最后找一份开源的异步 FIFO 工程，只看它的约束文件，对照时钟结构图理解 clock_groups 覆盖了哪些域。面试时如果被追问「你项目里用了哪个」，坦白说课设是照抄例程，然后补一句「但我现在知道如果 rx 采样时钟和系统时钟不同源，正确做法是把这两个域声明为异步，而不是逐条点路径」，这比硬编一个没用过的命令可信得多。

一句话：域和域之间别互相查，用 clock_groups；就放过手里这几条，用 false_path。异步 FIFO 两侧时钟不同源，属于前者，用 false_path 等于赌自己没漏信号，漏了就等着上板偶发死机。