校招想投 FPGA 岗，简历里至少要有几个项目才不显得太空？

研一就开始琢磨这个，时间点其实挺好。我的看法很直接：简历上放 2 到 3 个能讲透的项目就够了，再多反而稀释重点。你现在的课程实验和教程 demo 不是不能用，而是不能当主力——面试官一问「这个模块为什么这么切」「时序不过你怎么调的」就露底了。

比较稳的搭配是：一个基础接口或状态机类项目（UART、SPI、I2C 都行），证明你 RTL 写得规范、testbench 会搭；一个带多模块协同和数据流的项目，比如 FIFO 加仲裁、跨时钟域处理，能聊到约束和时序收敛；第三个往目标岗位方向靠，图像、视频、采集显示或简单加速都算。

与其纠结数量，不如先把两个项目做到能画出 block diagram、说清接口、拿出仿真波形和时序报告、还能讲出踩过的坑。你目前手上哪个项目最有继续做深的潜力？

研一就开始考虑这个，节奏其实挺好。我的建议很直接：简历上放 2 到 3 个能讲透的项目就够了，再多反而稀释重点。课程实验和跟教程做的小 demo 不是不能用，而是不能当主力——面试官一问「这个模块为什么这么切」「时序不过你怎么调的」就容易露底。比较稳的搭配是：一个基础接口或状态机类项目（UART、SPI、I2C 都行），证明你 RTL 写得规范、testbench 会搭；一个带多模块协同和数据流的项目，比如 FIFO 加仲裁、跨时钟域处理，能聊到约束和时序收敛；第三个往目标岗位方向靠，图像、视频、采集显示或简单加速都算。与其纠结数量，不如先把两个项目做到能画出 block diagram、说清接口、拿出仿真波形和时序报告、还能讲出踩过的坑。你现在手上哪个项目最有继续做深的潜力？

研一就盘算这个，节奏其实挺对。我的态度很明确：校招简历上放 2 到 3 个能从头讲到尾的项目就够，再多也撑不住。课程实验和跟教程做的小 demo 不是不能写，而是别当主力——面试官随口一句「这个模块为什么这么切」「时序不过你怎么调的」，水分立马就显出来。比较稳的搭配是：一个基础接口或状态机类项目（UART、SPI、I2C 都行），证明你 RTL 写得规范、testbench 会搭；一个带多模块协同和数据流的项目，比如 FIFO 加仲裁、跨时钟域处理，能聊到约束和时序收敛；第三个往目标岗位方向靠，图像、视频、采集显示或简单加速都算。与其纠结数量，不如先把两个项目做到能画出 block diagram、说清接口、拿出仿真波形和时序报告、还能讲出踩过的坑。你现在手上哪个项目最有继续做深的潜力？

研一就开始想这个，时间点其实挺舒服的。先说结论：2 到 3 个能从头讲到尾的项目，比简历上铺 6 个浅 demo 有用得多。为什么？因为面试官不会数你做了几个，他会挑一个问「最难的点在哪」「时序不收敛你怎么调的」「这个模块为什么这么切」。你答不上来，写再多也是负分。

风险在于，很多人为了凑数量把课程实验也写上去，结果被问到「这个 FIFO 深度怎么定的」「跨时钟域你用了什么同步方式」就卡住，反而暴露基础不牢。与其这样，不如把两个项目做深。

一个比较稳的组合：第一个是基础工程类，UART、SPI、I2C 控制器或者状态机都行，重点证明你 RTL 写得规范、testbench 会搭、仿真波形能看懂。第二个带点系统性，比如 FIFO 加多模块协同，或者带跨时钟域处理的数据链路，这样你能聊到时序约束、面积和吞吐的取舍。如果还有精力，第三个往目标岗位方向靠，图像处理、视频链路、采集显示、简单加速都算。

举个例子，同样是写一个 SPI 主机，有人只做到能收发，有人会去讲时钟极性和相位怎么配、多从机片选怎么仲裁、上板时信号完整性出了什么问题。后者就是能复盘的项目。

建议你现在就把两个项目的 block diagram、接口说明、仿真结果、时序报告和踩坑记录整理出来，面试时直接调出来讲，比嘴上说强很多。你目前更偏接口类还是数据链路类的方向？

说实话，2到3个能讲透的就够了，堆6个浅demo反而容易被问穿。关键不是数量，是你能不能从需求讲到板上调试。你手上现在有没有一个能完整复盘的项目？

两个能讲透的就够，别凑数。课程实验和教程 demo 不算不能写，但别当主力，面试官一句「最难的点在哪」就现原形了。你现在有没有一个能从头讲到板的项目？

研一就盘算这个，其实节奏刚好。我先说个反直觉的：简历上项目数量的边际收益衰减得非常快，从1个到2个提升巨大，从3个到5个基本是零甚至负数。原因在于面试官看简历的方式和你不一样——你看到的是「覆盖面」，他看到的是「这个人能不能被追问」。一个项目只要有一处讲不清，整份简历的可信度就打折，写6个浅demo等于给自己埋6个雷。

所以我的主线建议是：把「2到3个能从头讲到尾」当成硬约束，然后按能力维度去配，而不是按数量去凑。第一个是基础工程类，UART、SPI、I2C或者一个稍微复杂的FSM都行，它的作用不是炫技，是证明你RTL写得规范、testbench会自己搭、波形看得懂。第二个带系统性，典型是FIFO加多模块协同再叠跨时钟域，这个项目的价值在于你终于能聊「约束」和「时序收敛」了，而不是停留在功能仿真通过。第三个往目标岗位方向靠，图像、视频链路、采集显示、简单加速都算。

取舍的关键在于：这三个不是并列的，是有先后和依赖的。很多人一上来就冲第三个，结果基础不牢，被问「这个握手为什么要用valid-ready」就答不上。我建议先把前两个做深，深到什么程度？你能画出block diagram、说清每个接口的位宽和时序语义、拿出仿真波形和时序报告、还能讲出踩过的坑——比如某个信号忘了打拍导致亚稳态、某个路径时序不收敛最后靠改架构而不是硬调约束。

课程实验和教程demo不是不能写，但别当主力，它们更适合放在「项目经历」之外当补充，或者作为你入门某个方向的注脚。面试官一句「最难的点在哪」就能试出深浅。

最后提醒一句，别为了凑第三个项目去硬蹭热门方向，如果你对图像本身没兴趣，做出来也是空壳。你目前手上哪个项目最有继续做深的潜力？

先说个容易被忽略的点：面试官判断你项目够不够，不是数个数，而是看有没有一个能让他连问三层的项目。什么叫三层？第一层问功能，你说做的是一个 SPI 主机控制器；第二层问实现，时钟分频怎么做的、采样沿选在哪、状态机怎么划分；第三层问边界，如果从机响应慢一拍怎么办、时钟极性配错你怎么定位。能扛住三层追问的项目，一个顶三个。扛不住的，六个也只是六个问号。

所以数量本身不是目标，数量是深度的副产品。研一这个阶段你时间还够，我的建议是别急着铺开，先做减法：把手上所有课程实验和教程 demo 列出来，问自己哪个能补一补就扛得住三层追问。通常答案是那个你踩过坑、调过波形、改过好几版的。挑出两个这样的，剩下的先不写进简历。

那这两个往哪个方向配？一个打基础，一个带系统。基础那个别嫌简单，UART、SPI、I2C 或者一个稍复杂的仲裁逻辑都行，它的作用不是炫，是证明你 RTL 风格规范、自己会搭 testbench、看波形能定位问题。系统那个就得有点咬合感了，比如 FIFO 加多模块协同，中间夹一层跨时钟域，这样你才有东西聊约束和时序收敛，而不是永远停在功能仿真通过。

第三个如果还有精力，往你目标岗位的方向靠。投图像岗就做条简单的视频链路，投通信就往接口和采集上偏。这一步的意义在于让面试官觉得你不是只会写通用模块，而是对某个方向有感觉。

要提醒的坑是：很多人为了凑数把课设也塞进去，结果被问一句「这个 FIFO 深度怎么定的」就卡住，反而暴露基础不牢。宁缺毋滥这句话在校招简历上特别真。你现在手上哪个项目最有继续做深的潜力？

研一这个时间点问这个问题，其实比大多数人都早，先给你吃颗定心丸：校招 FPGA 岗筛简历，真不是看你写了几个项目，而是看有没有一个项目能让面试官顺着问下去。我见过简历上列了六七个的，一问「你这个模块为什么这么切」就卡壳，反而扣分。所以别把数量当 KPI，数量是深度的副产品。

那具体几个够？我的经验是 2 到 3 个能从头讲到尾的就撑得住。所谓「从头讲到尾」，是你能把需求、block diagram、接口时序、RTL 怎么写、testbench 怎么搭、综合后时序报告长什么样、上板遇到什么问题、怎么定位的，这一整条链讲清楚。这里面最容易被忽略的是「定位」那一段，面试官特别爱听你踩坑的过程，因为那才是真实干过活的证据。

如果只能重点做 2 到 3 个，方向我建议这么配。第一个打基础，UART、SPI、I2C 或者一个稍复杂的 FSM 都行，别嫌简单，它的作用是证明你 RTL 写得规范、会自己搭验证环境、看得懂波形。第二个带点系统性，典型是 FIFO 加多模块协同，再叠上跨时钟域处理，这个项目的价值在于你终于能聊「约束」和「时序收敛」了，而不是停在功能仿真通过。第三个往你目标岗位的方向靠，图像、视频链路、采集显示、简单加速都算，让面试官觉得你来了能接上活。

有个反直觉的点值得说：从 1 个到 2 个，简历的竞争力提升是巨大的；从 3 个到 5 个，基本是零甚至负数。因为每多写一个你讲不透的项目，就是多埋一个雷。与其铺开，不如做减法——把手上所有课设和教程 demo 列出来，挑那个你踩过坑、调过波形、改过好几版的，补一补让它能扛住三层追问，剩下的先别写进简历。

最后提醒一句，项目做完别就扔了，把 block diagram、接口说明、仿真结果、时序报告、踩坑记录都存好，面试前翻一遍，比临时回忆强太多。你现在手上哪个项目最有继续做深的潜力？

先说个可能让你松一口气的结论：校招简历里项目数量本身不是门槛，2 到 3 个能讲透的就够撑住面试了。你现在真正该焦虑的不是「够不够」，而是「手上有没有一个能被面试官连问三层还不露底」的项目。

为什么数量收益衰减这么快？因为面试官看简历的路径跟你不一样。你看到的是覆盖面，他看到的是「这个人能不能被追问」。一个项目只要有一处讲不清，整份简历的可信度就打折，写六个浅 demo 等于给自己埋六个雷，反而稀释了重点。

那如果只能重点做 2 到 3 个，方向怎么配？一个比较稳的组合是：第一个基础工程类，UART、SPI、I2C 控制器或状态机都行，作用是证明你 RTL 写得规范、testbench 会自己搭、波形看得懂，别嫌它简单。第二个带点系统性，比如 FIFO 加多模块协同再叠跨时钟域，这个项目的价值在于你终于能聊「约束」和「时序收敛」，而不是停在功能仿真通过。第三个往目标岗位方向靠，图像、视频链路、采集显示、简单加速都算，让你面试时有个能对接 JD 关键词的抓手。

这里有个容易被忽略的风险：很多人为了凑数量把课程实验也写进去，结果被问「这个 FIFO 深度怎么定的」「跨时钟域你用了什么同步方式」就卡住，暴露的恰恰是基础不牢。与其这样，不如把两个项目做深，把 block diagram、接口说明、仿真结果、时序报告、踩坑记录都整理出来，这比六个浅项目有说服力得多。

你现在手上哪个项目最有继续做深的潜力？先从这个开始补吧。