2026年大二学生想用暑假做出一个能讲20分钟的FPGA项目，选「基于RISC-V软核的简易示波器」还是「千兆以太网UDP视频传输」更容易在面试里展开？

时间紧就示波器吧。以太网那个协议栈一调就是几周，暑假很可能卡在 PHY 和时序上出不来。示波器至少能演示波形、触发、LCD 显示，面试时讲触发状态机和跨时钟域就够聊二十分钟了。你板子上的 ADC 是外置还是 SoC 内置的？这个会影响方案。

先对齐一下你的处境：大二暑假两个月，目标不是做出工业级产品，而是攒一个能撑住面试追问的项目。从面试官视角看，这两个方向的差别不在难度，而在可追问的层次。示波器是横向铺开的：ADC 采样接口、触发判决、FIFO 缓存、软核总线、显示刷新，每一层都能问「这里为什么这么做」。以太网是纵向打深的：MAC 收发包、UDP 校验、跨时钟域、背压处理，但调试周期长，两个月很可能只跑通 ping 和简单回环，演示画面还是抓包软件，视觉冲击力弱。风险上，以太网最容易踩的坑是 PHY 芯片配置和时序约束，一旦不通你连问题出在哪都难定位；示波器则容易做出「能跑但很浅」的版本，所以你要刻意把触发逻辑（边沿、电平、单次/自动）和跨时钟域（采样域到显示域）讲透，哪怕功能简单。个人建议：时间紧优先示波器，以太网可以留到大三当第二个项目。你现在软核用的是哪家的？这决定了后续总线调试的难度。

其实面试官更愿意深挖的是你踩过坑的地方，而不是项目名字本身。示波器这条路的好处是坑密集且可复现：采样时钟和显示时钟不同步、触发抖动、FIFO 满溢，你只要真调过，随口就能讲出排查过程。以太网的坑更隐蔽，往往卡在物理层，讲起来容易变成「配置了 PHY 寄存器然后就好了」，深度反而讲不出来。所以选示波器，但别只做能出波形的版本，把触发做成可调的，这才是能展开的点。

选示波器吧，不是因为它更简单，而是因为它更容易被追问到深处。你手里两块板子，EG4S 和 GW2A 都是国产 FPGA，做示波器只需要外挂一个 ADC 模块或者用板载的，加个 LCD 或 VGA 显示，链路就闭环了。面试官看到这个项目，第一反应不是问你会不会写状态机，而是会顺着数据流往下挖：采样时钟和显示时钟不同步怎么办？触发判决在哪个时钟域做？FIFO 满了怎么处理？这些问题你只要真调过，随口就能讲出排查过程。以太网那个方向，两个月大概率卡在 PHY 配置和时序约束上，最后只能演示一个 ping 或者简单回环，视觉冲击力弱，面试时讲不了几句就到底了。你打算用外置 ADC 还是 SoC 内置的采样通道？这个选择会直接影响后面触发逻辑的设计。

先别急着定方向，我建议你把两个方案都拆成「能演示的最小闭环」再比。示波器的最小闭环是：ADC 采到数据、触发判决、存进 FIFO、显示刷新，四步跑通就能出波形，哪怕采样率只有几兆，示波器界面摆在那儿，面试官一眼就懂你在做什么。以太网的最小闭环是：PHY 通、MAC 收发、UDP 打包、上位机收到包，这四步里任何一步不通你都很难定位，而且调试工具依赖抓包软件，演示效果不如一块屏幕直观。风险上，以太网最容易踩的坑是 PHY 芯片的配置寄存器和 RGMII 时序，国产板子的资料相对少，卡住就是一两周。示波器也不是没坑，常见的是采样时钟和显示时钟跨域处理不当，波形抖动或者 FIFO 溢出丢数据，但这些坑你只要踩过就能讲出排查思路，面试官反而爱听。还有个替代做法：如果实在想做通信方向，可以先做一个低速的 UART 或 SPI 回环，把协议栈的思路讲清楚，等大三再上以太网。你现在的 Verilog 和时序约束基础大概到什么程度？这个决定了两个月能走到哪一步。

我更倾向于让你选示波器，但理由可能和你想的不太一样。不是以太网难，而是以太网这个项目在面试里的「可展开性」有个结构性缺陷：它的技术栈是纵向的，你调通了 MAC 和 UDP，能讲的就是协议分层、校验和、跨时钟域这几件事，讲完就没了。示波器是横向的，ADC 接口、触发状态机、FIFO 缓存、软核总线、显示驱动，每一层都能单独拎出来问，而且层与层之间的耦合点恰恰是面试官最爱挖的地方。举个例子，触发判决模块，你可以讲边沿触发和电平触发的状态机怎么设计，单次触发和自动触发怎么切换，触发位置怎么映射到屏幕坐标，再往下可以讲触发信号跨时钟域同步用了什么方法，两拍打拍还是握手，为什么。这一套讲下来二十分钟根本不够用。以太网你调通了，面试官问「UDP 校验和怎么算的」，你答完就冷场了。还有一个现实问题：示波器做出来有波形有界面，面试时你可以直接拿手机拍一段演示视频，以太网你只能截个抓包图，说服力差一截。当然，示波器也有陷阱，很多人做出来的版本采样率低、触发逻辑简单，面试官一问「你这个触发抖动多大」就露馅了。所以你要刻意把触发精度和跨时钟域这两块做扎实，哪怕牺牲一点显示效果。你板子上的 ADC 是并口还是串口输出的？这个决定了你采样时钟能跑多快。

先补一个容易被忽略的维度：这两个项目在简历筛选阶段的信息量其实差不多，真正拉开差距的是面试现场你能不能「自问自答」。以太网方向有个隐藏风险，就是它的调试高度依赖外部条件——抓包软件、对端设备、PHY 芯片的手册完整度。安路和高云这两块板子如果配的是国产 PHY，寄存器手册往往写得比较粗，你卡在自协商不成功或者 RGMII 时序对不上，可能整整一周都在反复改约束和换线序，最后勉强 ping 通，面试时只能讲「配了寄存器就通了」，这种描述面试官没法接话。示波器方向的风险性质不同，它几乎不依赖外部设备，ADC 模块、板子、显示屏就是全部，出问题一定在你自己的 RTL 或约束里，排查路径是封闭的。举个具体例子，采样时钟和显示时钟跨域，你可以先不加 FIFO 直接异步读，看到波形撕裂，再改成异步 FIFO，再把空满标志的同步方式从打两拍换成握手，每一步都有现象、有原因、有对比，这就是面试官爱听的东西。替代做法也有：如果实在想沾通信，可以先做低速 UART 或者 SPI 采集，把协议栈的「分层思维」讲出来，成本低得多。你手头这两块板子有没有配套的 ADC 扩展板或者显示屏？这个会直接影响示波器方案的起步速度。

沿着「面试官如何评估一个学生项目」这条线往下想，你会发现一个反直觉的结论：项目选型的核心不是技术含量高低，而是「失败路径的可叙述性」。什么意思？就是当你没做出来、或者只做出一半的时候，你还能不能讲出有价值的内容。示波器在这个维度上几乎是碾压性的。假设你两个月只做到了 ADC 采样加触发判决，显示部分没调通，你依然可以讲采样时钟怎么选、触发阈值怎么比较、边沿触发和电平触发的状态机怎么设计、单次触发和自动触发的切换逻辑、触发点怎么对齐到缓存起始位置。这些都是实打实的工程问题，面试官完全能顺着问下去。反过来，以太网如果只做到 PHY 通、MAC 能收发，你讲什么？讲 MDIO 配置寄存器？讲 RGMII 的 DDR 采样？这些确实有深度，但问题在于它们太依赖具体芯片，面试官如果不是做这块的，很难接话，而你作为大二学生也很难把话头递过去。再往深一层说，示波器这个项目天然带有「系统集成」的属性，它逼着你在一个工程里同时处理模拟前端、数字逻辑、存储、显示和人机交互，这种横向铺开的经历在应届生里是稀缺的。以太网更像是一个点上的深挖，适合已经有一定工程经验、能独立定位物理层问题的人。所以我的建议是：暑假主攻示波器，但不要贪功能多，把触发逻辑做扎实，把跨时钟域的处理方式做出对比实验，比如先打两拍再换异步 FIFO，把两种方案的波形差异和资源占用都记录下来。以太网留到大三，那时候你有了时序约束和调试的经验，再啃 PHY 会顺很多。你目前对时序约束和异步 FIFO 这两块熟悉到什么程度？这决定了示波器项目第一周能不能顺利起步。

我先给你一个不太常见但很实用的判断维度：这个项目两个月后能不能拿出一段「自解释的演示视频」。示波器天然满足，屏幕上有波形在动，有触发点标记，旋钮能改时基，视频录下来三十秒，面试官不用你解释就懂。以太网视频传输听起来更酷，但演示形态往往是抓包软件里几行 UDP 包，或者一个卡顿的播放窗口，你还要花半分钟解释为什么帧率上不去，气势先弱一半。

再往深一层想，面试里真正决定你能不能聊满二十分钟的，不是项目名字，而是「你的设计里有多少个你亲手做过的取舍」。示波器这条链路上，采样率定多少、FIFO 深度怎么估、触发位置怎么映射到缓存地址、显示刷新和采样时钟怎么解耦，每个点都有多种做法，你选了 A 没选 B，这就是可讲的内容。以太网那边，MAC 和 PHY 往往是 IP 或者现成例程，你真正动手改的部分集中在 UDP 打包和跨时钟域，取舍的密度反而低。

替代做法也提一句：如果你对网络确实有兴趣，不必两个极端二选一，可以先做示波器，把 UART 或 SPI 作为上位机通道，简历上就有「采集加传输」的完整故事，等大三再把千兆以太网当第二个项目。你现在板子上有没有配套的 ADC 模块，还是打算用 GW2A 里的 SoC 通道？这个会直接决定触发逻辑好不好做。

我想换个角度跟你聊这件事，不谈哪个「更好」，谈哪个更容易让你在两个月里形成真正的工程判断力，因为面试深挖的其实是这个东西。

做示波器，你会被迫面对一连串耦合问题。ADC 采样时钟和显示时钟不同源，数据从采样域搬到显示域，最朴素的做法是异步读 FIFO，你会看到波形撕裂或者跳点；改成异步 FIFO，又要处理空满标志的跨域同步，是用两级打拍还是握手，取决于你对亚稳态和延迟的容忍度。触发判决放在哪个时钟域做，放在采样域能拿到最精确的触发点，但触发参数来自软核配置，又是一次跨域。触发的单次和自动模式切换，本质是个状态机，边界条件写错就会出现「触发了但不刷新」或者「一直刷新抓不到单次」。这些问题没有任何一个能靠抄例程绕过，你只能一层层剥。剥完这一套，你对跨时钟域的理解就不再是书本上的两句话，而是有具体场景支撑的。

做以太网，前六周很可能消耗在物理层。国产板子配的 PHY，寄存器手册往往写得粗，自协商不成功、RGMII 时序对不上，你改约束、换线序、量眼图，最后终于通了，回头看这段时间的产出是什么？是「我调通了 PHY」。这句话在面试里没有展开空间，因为它是结果不是过程，面试官问「怎么调的」，你能说的往往只有反复试。协议栈部分如果有现成 UDP IP，你改的就是接口和缓冲，深度有限；如果自己写，两个月又不够。

所以我的主线判断是：时间约束下，选那条「失败路径也有内容」的路。示波器就算只做到采样加触发判决、显示还没调通，你依然能讲采样时钟怎么选、触发状态机怎么设计、跨域为什么这么处理。以太网如果卡在 PHY，你连讲协议的资格都没有，因为你没走到那一层。

最后给个执行建议：先把示波器的最小闭环定成「采样、触发、缓存、显示」四步，每步都留一个可以深挖的设计点，比如 FIFO 深度怎么算、触发点怎么对齐。软核那块别贪多，RISC-V 跑起来挂个简单外设总线就够了，重点放在数据通路上，面试官更关心你对时序和数据的理解，而不是你移植了多大的核。你打算用软核做触发参数配置，还是纯 RTL 状态机加拨码开关？这两种讲法在面试里走向完全不同。