2026年FPGA大赛用安路EG4做「多路CameraLink采集+实时拼接」，赛前两周发现板子只有两路SerDes，队伍该降规格保完赛还是换板重画？

别纠结了，两周时间换板重画基本是送人头。两路采集加拼接加显示，数据通路是完整的，评委看的是你懂不懂在约束下做取舍。答辩时把SerDes数量、带宽预算、为什么砍到两路讲清楚，比硬堆四路跑不通强得多。你们现在板子上的DDR3和HDMI接口还能用吗？

两周换板重画基本等于弃赛，别赌。两路CameraLink照样能跑通采集加拼接加显示的完整链路，评委真正看的是你在资源约束下怎么取舍，答辩时把SerDes数量和带宽账讲清楚就行。你们板子上还有DDR3和HDMI口吗？

先别急着把这事定性成「翻车」。两路 SerDes 接两路 CameraLink，采集、缓存、拼接、显示这条链路是完整的，评委看的是你有没有把这条链路跑通并且能讲清楚，而不是数你插了几根线。真正要补的不是通道数，是「工作量证据」。我建议这样排：第一周把两路采集稳定住，加上 DDR3 乒乓缓存，因为拼接通常要跨行或跨帧对齐，没有缓存你只能做很浅的拼接，答辩时也说不清。第二周把 HDMI 输出和一路简单的叠加或缩放做出来，让显示端不只是原图直出。这样你的系统里 SerDes、DDR、拼接逻辑、时序约束、显示时序全齐了，比四路但只跑到一半强太多。

有个容易踩的坑：很多队降规格后什么活都不加，答辩就变成「我们本来要四路，板子不行」，这听起来像找借口。换个说法，把它讲成带宽预算和通道数的取舍——两路 CameraLink 的有效带宽大概多少，DDR3 能不能吃下，拼接后的分辨率受不受限，为什么在当前器件上两路是合理工作点。评委多半会追问你这个账怎么算的，算得清楚反而是加分项。

换板重画我个人感觉不要碰。两周里画底板、打样、焊接、调 SerDes 眼图，任何一环出问题就直接弃赛，风险收益完全不对等。除非你们队里有人已经画过同款板子、手里还有现成模板，否则不值得赌。

最后补一句，把降规格的原因写进答辩 PPT 的「方案权衡」页，别藏着。你们现在拼接算法是打算在行方向还是帧方向做？这个会影响 DDR 带宽怎么估。