2026年FPGA校招笔试Verilog手撕代码，为什么「用状态机实现I2C主机时序」比序列检测更容易暴露工程能力差距？

一句话：序列检测考的是你写没写过，I2C考的是你有没有真在板子上调过。SCL边沿对齐、SDA三态切换、ACK采样窗口这几处，全是仿真里看不出、上板才知道疼的地方。两周的话先把完整时序图画出来，再按字节拆状态机，别急着敲代码。你现在是卡在时钟拉伸还是三态切换那一步？

序列检测是纸上跑通就算赢，I2C得真跟器件打过交道才知道坑在哪。时钟拉伸和三态那两处，仿真波形干净不代表上板干净。两周的话先别写代码，把START到STOP的完整时序图默画一遍，比啥都值。

序列检测是纯逻辑，I2C是逻辑加物理。面试官看的就是你有没有被三态和SCL边沿坑过。两周别贪多，先把START到STOP画熟，再写个单字节收发跑通仿真，时钟拉伸放最后。你现在卡在哪一步？

个人感觉这题真正筛人的地方不在状态机写不写得出来，而在你有没有把「时间」当回事。序列检测本质是移位加比较，输入输出都是单向的，你只要管好clk和复位，波形一定干净。I2C不一样：SCL是你分频出来的，但SDA是双向的，什么时候输出、什么时候放手交给从机拉低，全靠一个方向寄存器配合三态门来切；SCL的上升沿下降沿还要和SDA的建立保持窗口对齐，采样点放错半个周期，仿真里可能看不出来，上板就丢ACK。所以面试官盯的是几件事：分频计数器能不能参数化、边沿检测有没有打拍消抖、inout端口的方向控制是不是在正确的状态里翻转、ACK那一位是不是真的把SDA释放成高阻去读。两周的话我建议先别碰时钟拉伸，先把单字节写时序做到能自测：自己写个简单的从机模型，回ACK，看波形里SDA是不是在SCL低电平期间变化。这一步过了，拉伸再补也就是多一个状态的事。

换个角度说，为什么这题特别容易露馅——因为它把「你会写Verilog」和「你能把一件事按时序拆开」这两件事强行绑在一起了。序列检测你可以在脑子里跑，I2C不行，它有一条真实的总线协议摆在那，谁先动、谁后动、谁在什么电平窗口采样，都是有规定的。我在实验室见过不少人，状态机写得漂漂亮亮，结果SDA方向信号晚了一个周期，整个ACK阶段就废了。具体到准备，我的建议是分三层来。第一层是纸面功夫：把START、重复START、地址、ACK、数据、STOP的完整时序图默画一遍，标清楚每一段SDA相对SCL的位置，这一步花不了两小时但收益最大。第二层是结构：别一上来写一个大always，按字节收发拆成子状态，分频和边沿检测做成独立模块，状态机只管流程，计数器只管节拍，这样调试时你能一眼看出是节奏错了还是流程错了。第三层才是时钟拉伸，它的本质是从机把SCL拉低，主机得检测到并暂停自己的分频计数，很多人的分频器是自由跑的，一加拉伸就乱。替代做法是先写个不带拉伸的版本跑通，再在上面加一个SCL回读检测，改动很小。风险在于如果你两周全花在抠拉伸细节上，基础时序反而没时间练，得不偿失。另外提醒一句，工具链上ModelSim抓波形时别只看SCL和SDA两条线，把方向寄存器和状态编码也拉出来，出问题时能立刻定位。你现在的分频器是固定参数还是打算做成可配的？

先说最容易被忽略的一点：I2C这题真正考的不是状态机写得多漂亮，而是你有没有把「时间」和「方向」当成一等公民。序列检测里输入输出都是单向的，你只要管好clk和复位，波形基本干净；I2C里SCL是你自己分频出来的节拍，SDA却是双向的，什么时候驱动、什么时候放手让从机拉低，全靠一个方向寄存器配三态门来切。面试官盯的就是这几处：分频计数器能不能参数化、边沿检测有没有打拍、inout的方向是不是在正确的状态里翻转、读ACK那一位有没有真把SDA释放成高阻。两周的话，先别碰时钟拉伸，把START到STOP的完整时序图默画一遍，标清楚每段SDA相对SCL的位置；再按字节收发拆子状态，分频和边沿检测做成独立模块，状态机只管流程、计数器只管节拍；最后自己写个简单从机模型回ACK，用ModelSim抓波形看SDA是不是在SCL低电平期间变化。你现在卡在时序图还是三态切换那一步？

先泼个冷水：两周想从零把I2C写到能过笔试，重点不是写得多完整，而是别在几个固定位置翻车。面试官其实在看四件事，分频、边沿、三态、状态机与计数器的分工。分频那块，很多人写死一个数，题目一改SCL频率就废，参数化一下成本很低。边沿检测要打拍，别拿组合逻辑直接去采SCL，仿真能过，综合出来就是亚稳态隐患。三态是重灾区，SDA是inout，读ACK那一位必须真把方向切回输入，让上拉把线拉高，你要是忘了放高阻，从机拉不动，波形永远ACK不了。状态机别写成一大坨，按字节拆子状态，计数器只管节拍、状态机只管流程，出问题一眼能定位是节奏错还是流程错。

有个小例子挺典型：有人START写对了，地址也发出去了，就是收不到ACK。查半天发现是SDA方向信号晚了一个周期切，从机在第9个SCL高电平拉低时他还在驱动，两边打架。这种错仿真里波形看着乱但容易忽略，上板直接挂。所以验证环节别省，自己写个简单从机模型回ACK，用ModelSim抓SCL和SDA，专门盯SDA是不是在SCL低电平期间变化、高电平期间稳定。时钟拉伸放最后，它是加分项不是及格线。你现在手上有能跑的仿真环境吗，没有的话先把这个搭起来比写代码更急。

这类题之所以比序列检测更能拉开差距，本质上是因为序列检测允许你在脑子里跑，而I2C逼你把协议翻译成硬件时序，中间任何一层偷懒都会露出来。

序列检测的因果链很短：clk来一拍，移位，比较，命中输出。输入输出都是单向的，你只要保证复位和时钟没问题，逻辑对了波形就对了。I2C不一样，它的因果链里多了两个东西，时间和方向。时间是SCL，它不是天上掉下来的，是你自己分频出来的，分频计数器和状态机之间就有了耦合，状态机走一步要等计数器数够，计数器数到哪又要看状态机在哪个阶段，这层协同没理顺，波形就会错位。方向是SDA，它平时是你驱动，读ACK时得放手给从机，这个切换点如果晚一拍早一拍，结果完全不同。

所以准备的时候，我建议按依赖顺序来，别按题目顺序来。第一件事是画时序图，把START、地址、ACK、数据、STOP每一个SDA跳变相对SCL的位置标清楚，这一步做完你对协议的理解就从文字变成了图，后面写代码是在翻译这张图。第二件事是拆结构，分频和边沿检测做成独立小模块，状态机只描述流程，计数器只产生节拍，这样调试时你能单独验证每一层。第三件事才是写状态机，而且先写单字节写时序，别一上来就搞读时序和重复START。

时间分配上，画图加拆结构大概占一半，写代码和仿真占另一半，时钟拉伸如果时间不够可以先跳过，它是锦上添花。常见的误区是很多人一上来就敲代码，边写边想时序，结果状态机越写越大，最后自己都说不清哪个状态在干什么。还有人仿真只看波形对不对，不看SDA是不是在正确窗口变化，这种验证等于没做。你现在是卡在结构拆分上，还是已经能跑通单字节但时序老出错？