2026年FPGA校招笔试Verilog代码题「用状态机实现可配置波特率UART自校验」，40分钟怎么分配才不空题？

40分钟别纠结完美状态机，先把接口和参数定死，发送模块能跑起来就赢一半。接收直接照抄发送思路改方向，最后TB用计数器比对收发数据，留5分钟查语法。先写发送，真的。你平时练的时候是手写还是IDE里敲？

先定接口和参数，再写发送，接收照发送改。40分钟就按这个顺序走，别在状态机画图上耗太久。TB自校验用计数器比对收发数据最省事，最后留5分钟查语法。

别把时间花在画状态机上。先把参数和端口列表敲出来，波特率计数器、发送状态机照常写，接收直接反过来改。40分钟里发送写完就有分，TB用计数器比对收发数据，最后留5分钟扫语法。你平时练的时候是手写还是IDE里敲？

先说结论：40分钟里，接口和参数定义最多给5分钟，发送模块15分钟，接收10分钟，TB自校验8分钟，剩2分钟扫语法。你之前15分钟全耗在画状态机上，这是典型的「想清楚了再写」的执念，笔试里其实要反过来，先把端口敲出来，状态机是写的过程中自然成形的。

具体点说，拿到题先别管状态怎么跳，把clk、rst_n、波特率配置位、tx、rx这几个端口和parameter写死，这一步是确定性的，不会因为思路卡壳而返工。然后直接写发送，因为发送的状态机你是主动方，什么时候拉低起始位、什么时候发数据位、什么时候停，逻辑是线性的，写顺了接收就是把它反过来：检测起始位下降沿、中点采样、移位寄存。TB别想着写多漂亮，用一个计数器在发送侧和接收侧各记一遍数据，收发对上了就算过，这比写复杂的比对函数省事得多。

你现在练的时候是手写还是IDE里敲？手写的话节奏还得再压一压，因为改错很慢。

我换个角度说，这题真正卡人的不是状态机本身，而是「可配置波特率」这几个字带来的分频计数。很多人一上来就纠结分频系数怎么算、要不要用参数化计数器，结果时间全没了。

我的建议是：分频计数器用一个parameter定义波特率对应的计数值，比如BPS_CNT，然后发送和接收共用这个思路。发送侧计数到一半翻一次tx，接收侧计数到中点采样。这样状态机其实很简单，就IDLE、START、DATA、STOP四五个状态，不用想得太复杂。

答题顺序上，先发送后接收是稳妥的，因为发送的状态转移你能直观验证，接收照抄改方向就行。TB自校验我一般用一个简单的思路：发送模块每发一个字节，把数据存进一个队列或者数组；接收模块每收一个字节，跟对应位置比对，不一致就报错。这样比写复杂的scoreboard省时间。

有个风险要提醒：如果题目要求波特率可配置，别忘了在TB里用两组不同的配置各跑一遍，不然考官可能觉得你没验证到配置功能。另外，语法检查一定要留时间，笔试环境里少个分号或者begin/end不配对，编译不过就直接零分了，这个亏吃过的人不少。

你平时练的时候，是习惯先把整个模块框架搭好再填逻辑，还是一边写一边调？

我按「为什么会空题」这条线往下说，可能比单纯给时间表更有用。

你15分钟花在状态机上，本质是把「设计」和「实现」混在一起了。状态机在UART里是高度模板化的东西，发送就是IDLE→START→DATA（8位循环）→STOP→IDLE，接收就是IDLE→检测起始→中点采样→移位8次→STOP。这个结构你如果平时练过两三遍，考场上根本不需要现想，直接默写骨架。所以问题不在时间分配，而在你有没有把这个骨架变成肌肉记忆。

真正的套路是这样的：考前把UART收发各写一遍，计时，目标发送12分钟内、接收8分钟内完成。接口和参数定义单独练，控制在3分钟。TB自校验也单独练，用一个计数器比对收发数据这个模式，练到能默写。这样考场上40分钟是够的，甚至还能留出检查时间。

再往深一层说，笔试考的不是你能不能设计出优雅的UART，而是你能不能在压力下产出可编译、可自校验的代码。所以取舍很明确：状态机用最土的写法，分频计数器用最简单的写法，TB用最省事的比对方式。优雅是面试聊的时候再展示的东西，笔试先保证有分。

还有一个容易被忽略的点：接收模块的采样点。很多人写接收时忘了在起始位中点采样，导致误判。这个细节如果平时没踩过坑，考场上很容易翻车。建议你练习时故意把采样点写错一次，看看波形怎么错，印象会深很多。

最后，留5分钟查语法不是形式主义。Verilog里常见的坑包括：always块里用了阻塞赋值导致综合行为不对、位宽不匹配导致截断、endmodule漏写。这些在紧张状态下很容易出现，扫一遍能救回不少分。

你现在是准备秋招还是春招？如果时间还充裕，建议把UART、SPI、I2C这三个常考的协议各手写一遍，形成模板库，考场上直接调用。

先给你一个我当年笔试用的时间切分，可能跟你看到的不太一样：接口+参数 4 分钟，发送 12 分钟，接收 10 分钟，TB 8 分钟，剩下 6 分钟留给语法检查和补漏。为什么留这么多？因为笔试环境里没有仿真波形给你看，编译不过或者端口名写错，你前面写得再漂亮也是零分。

发送优先这件事基本没争议，但我想多说一个维度：风险控制。笔试 UART 最容易翻车的不是状态机，是分频计数器的边界。比如波特率计数到 N/2 采样、计到 N-1 翻转，这两个数写反了，仿真里收发都对不上，而你在考场上没有波形可看。所以练的时候要刻意把这两个边界值背下来，形成条件反射。

另一个替代做法：如果你真的写不完接收模块，宁可接收写个半成品但端口和状态机骨架齐全，也别空着。阅卷很多时候是按点给分，状态机框架、分频逻辑、TB 比对这三块各占一部分，空题等于主动放弃。

TB 自校验我建议用一个最笨但最稳的模板：发送侧每完成一个字节就把数据压进一个数组，接收侧每收到一个字节就跟数组对应下标比对，计数器写错位就 $display 报错。这个模板练三遍就能默写，不需要任何复杂结构。

最后问一句，你现在练的时候是掐表全流程模拟，还是分模块单独计时？这两种练法对考场节奏的影响其实差挺多的。

先给你一个我观察到的现象：笔试里真正空题的，往往不是不会写UART，而是被「可配置」和「自校验」这两个词吓住了，觉得要设计得很完整才敢下笔。其实阅卷是按点给分的，一个能编译通过、发送逻辑正确的半成品，比一个卡在状态机图上、什么都没落纸的完美方案值钱得多。

所以顺序上我的建议是：接口和parameter先敲死（clk、rst_n、波特率配置、tx、rx，加上BPS_CNT这类参数），这一步是确定性的，不会返工。然后写发送，接收直接照发送的状态机骨架改方向，别重新想一遍。TB自校验不用写scoreboard，用两个计数器分别记录发送和接收的字节数或数据，比对不上就报error，够用了。

这里补一个容易被忽略的风险点：分频计数器的边界值。发送侧一般是计到BPS_CNT-1翻转、计到BPS_CNT/2采样，这两个数写反了仿真里收发对不上，而考场上你未必有时间看波形。平时练的时候把这两个数当条件反射背下来，比临场推演保险。

另一个替代做法是：如果时间真的不够，接收模块宁可写个端口和状态机骨架齐全的半成品，也别整段空着，框架分往往比你想的更容易拿到。最后留5分钟扫语法和端口名，笔试环境编译不过等于零分。

你平时练UART的时候是手写还是直接在IDE里敲、有没有计时习惯？这个会影响你考场上的节奏感。

我想从「为什么15分钟会耗在状态机上」这条线往下说，因为时间分配只是表象，真正的因是你把设计和实现搅在一起了。

UART收发在笔试里是高度模板化的东西。发送就是IDLE→START→DATA八位循环→STOP→回IDLE，接收是IDLE→检测起始位下降沿→中点采样→移位八次→STOP。这个骨架你如果平时练过两三遍，考场上根本不需要现想，是默写。所以问题不是40分钟够不够，而是这个骨架有没有变成你的肌肉记忆。没有肌肉记忆，给你60分钟你还是会卡在「起始位怎么检测」「采样点放哪」这些细节上反复推演。

顺着这个因往下推，准备路径就清楚了：考前把发送和接收各单独写一遍并计时，发送目标12分钟内、接收8分钟内；接口和parameter定义单独练，压到3分钟；TB自校验用一个计数器比对收发数据的模式，练到能默写。这样40分钟是稳的，还能留出检查时间。

再说一个取舍：很多人纠结要不要用参数化计数器、要不要写优雅的状态编码。笔试里这个取舍应该倒向「能编译、能跑通、按点给分」，而不是「结构漂亮」。一位有效编码、两段式状态机，够用就行。

自校验那块，最省事的模板就是发送侧存一份数据、接收侧比对，不一致就error，别去写复杂的队列或scoreboard，笔试里性价比太低。

往深一层说，这道题考的不是UART本身，是你在时间压力下能不能调用已经固化的模板，而不是从零发明。这个能力其实在面试和实际工程里也一样重要。你现在离笔试还有多久、平时有没有拿真题计时练过？这两个条件不同，准备策略会差挺多的。