2026年电赛FPGA赛题越来越像工程项目，赛前一个月才开始组队，怎么用「模块清单+验收标准」倒排备赛计划？

先说结论：一个月别按「完成度100%」排，按「能上场跑」排。我们当时做法是每人先认领一条数据通路，比如采集/存储/运算/显示各算一块，每块只写三件事：接口信号名和位宽、输入什么激励、输出什么现象算过。验收标准别写「功能正常」这种废话，要写成「给50MHz时钟、复位后第10个周期起，串口每20ms收到一帧8字节，CRC自校验通过」这种能当场判定的。倒排就按周切：第一周每人把自己模块在仿真里跑通并留波形截图，第二周上板单独验证，第三周两两联调接口，最后一周只做整体流程和降级预案。拆太细的风险是接口对不上，所以联调顺序一定按数据流从前往后，别先做显示。另外留一个「保底版本」：哪怕算法砍一半，也要有一条从输入到输出的完整链路能演示。你们现在手上有现成的开发板和哪家的工具链？这决定第一周能不能直接上板。

我按工程上真实的排法讲，核心不是模块清单本身，而是「接口先冻结」。三个人只做过课设，最容易犯的错是各自闷头写，最后发现A模块输出是valid-ready握手，B模块以为是固定周期采样。所以第一步不是拆任务，是先画一张系统框图，把每根跨模块的信号定死：时钟域、位宽、握手方式、复位极性。这张图花半天，能省后面一周。然后每个模块写验收标准，我建议用「三级定义」：L1仿真通过（给定测试向量，输出与黄金模型逐拍一致），L2单板通过（用信号源或另一块板给激励，示波器/逻辑分析仪能看到预期波形），L3联调通过（接入上下游，整体流程跑通一次）。倒排时把L1压在头10天，L2压在第二周，L3留足一周半，因为联调永远比你想的慢。取舍上，算法复杂度要主动降级：比如图像处理赛题，先做灰度+阈值，别一上来搞边缘检测；通信类先做固定帧长，别做变长协议。面试官看电赛经历时，其实更在意你能不能讲清「为什么这么划分模块、接口怎么定的、哪里做了妥协」，而不是你用了多高级的IP。所以备赛过程随手记决策日志，比最后写报告有用。你们三个人里有没有人熟悉时序约束和跨时钟域？如果没有，第一周就得补这块，不然上板全是玄学问题。

先说一个容易被忽略的因果：你们现在真正缺的不是模块划分表，而是「谁的模块算完成」这件事上的共识。三个人只做过课设，课设的完成标准是老师看一眼演示就给分，而电赛现场是评委给激励、看现象、追问原理，中间任何一环含糊都会当场暴露。所以「先写验收标准再动手」的价值不在于文档好看，而在于它逼你们在动手前把「现象」说清楚，把分歧提前引爆。

具体怎么落地，我建议只做一层，别做两层。很多队伍一上来画WBS，把系统拆成十几二十个模块，每个再拆子任务，结果清单比代码还长。一个月的时间根本撑不住这种粒度。可行的做法是：按数据流把系统切成四到六块，每块只认领一个负责人，然后给每块写一条「可观测的完成定义」，格式统一成——在什么激励下，用什么手段观察，看到什么现象算过。比如采集链路写成「信号源给1kHz方波，板上ADC采样后经串口每10ms发出原始码值，上位机看到的数值随输入幅度线性变化且无丢帧」，而不是「采集功能正常」。这句话里已经隐含了时钟、接口、数据格式、观测手段四个约束，写不出来说明你还没想清楚。

联调顺序上，一个反直觉但很实用的原则是：先打通最窄的一条端到端链路，再往两边加宽。很多队习惯自底向上，先把每个模块单独调通再拼，结果拼的时候发现时钟域对不上、握手协议理解不一致，返工成本极高。更稳的是第一周就做一条「丑陋但完整」的通路，哪怕采样率降一半、算法换成最简单的阈值判断，只要激励进得去、结果出得来，你们就有了一个可以持续集成的骨架。后面所有模块都是往这个骨架上挂，而不是各自为战。

倒排时间时把最后五天单独锁死，不安排任何新功能开发，只做联调和降级预案。原因是联调阶段的bug往往跨模块，定位成本是单模块的三到五倍，这个规律在课设里体现不出来，在系统级项目里几乎是必然。降级预案也要写进验收标准里：如果某个模块到第三周还没过，砍掉它之后系统还能演示什么？这个问题的答案应该在第一天就想好，而不是现场临时决定。

最后一个取舍：算法复杂度要主动降。电赛评的是完整度和稳定性，不是论文创新性。灰度加阈值能出结果，就不要在边缘检测上耗三天。你们用的开发板是哪家的、工具链是Vivado还是Quartus，这会影响第一周能不能直接把骨架跑上板，值得先确认一下。