2026年带学生做FPGA毕业设计，题目是「基于紫光同创的实时视频边缘检测」，学生只会跑例程，中期检查前怎么把工作量做实？

先别急着加功能，中期最该做的是把『黑盒例程』变成『学生能指着讲的东西』。我的做法是让学生交一版带标注的框图：视频输入用什么接口、像素时钟谁给、Sobel 前面几级行缓存为什么需要三行、卷积窗口怎么从行缓存里取，每一块都要能对应到 RTL 文件里的模块名。然后设一个很小的验收点：把行缓存单独抽出来做仿真，输入一行递增数据，看输出延迟是不是等于两行加窗口偏移，波形截图存进文档。这个做完，学生基本就能讲清流水线了。中期材料就写『已完成单模块拆解与仿真验证，下一步接阈值化和显示通路』，比空喊进度可信得多。至于系统框图，让他们自己画一遍再和你画的对比，改的过程本身就是工作量。学生现在用的是紫光同创哪个板卡和 PDS 版本？工具链差异会影响后面 IP 核怎么用。

带这类毕设，最怕的不是学生只会跑例程，而是中期之后还是只会跑例程。所以我一般会把任务切成『看得见、测得出』的小块，每块都配一个可量化的验收标准，这样进度表才站得住。比如第一块不做算法，先把摄像头采集到写入 DDR 或片内缓存这一段打通，验收标准是能抓一帧静态图并通过串口或网口回传到 PC 上看；第二块做灰度化和 3×3 窗口生成，验收标准是 Modelsim 或工具自带仿真里窗口输出与 Matlab 参考结果逐像素对比一致；第三块才上 Sobel 和阈值，验收看边缘图和软件参考图的相似度或至少主观可比。这样即使最后实时性没做到 1080p，工作量也是实的。风险在于学生仿真能力弱，可能卡在写 testbench，那就给他一个半成品 tb 让他补激励，别让他从零写。另外提醒一句，别把『实时』定得太死，中期前先把 720p 或更低分辨率跑通，论文里再讨论资源和时序余量，督导一般认这个逻辑。你们实验室有 Matlab 或 Python 做参考模型的环境吗？没有的话对比验证这一步要提前安排。

这事的关键其实不在题目本身，而在『调包』和『工程实现』之间那条线怎么划清。Sobel 例程能跑，说明学生手里有一个能工作的参照物，这恰恰是最好的拆解素材，别浪费。我建议按『先复现、再拆解、后改造』三步走，每步都留痕。复现阶段要求学生在自己的工程里从零建一遍工程、配好时钟和引脚，能烧进板子出图，这一步淘汰掉『只会点别人工程』的假会。拆解阶段是最出活的部分：把行缓存、窗口生成、卷积计算、阈值判断、输出显示拆成独立模块，每个模块单独仿真，记录延迟和资源占用，写成表格。学生讲不清流水线，多半是因为没看过波形，让他把三级流水每级的有效信号画在时序图上，讲一遍给你听，讲不通就回去看波形，这比讲十遍理论管用。改造阶段才是论文的亮点来源：可以比较不同窗口策略对 BRAM 的占用，可以试固定阈值和自适应阈值的资源与效果差异，可以做分辨率与帧率的折中实验。这些实验不需要多高深，但必须有数据、有对比、有取舍分析，论文就有骨头了。中期检查其实不用怕，怕的是材料里全是『计划』没有『证据』。你把每个里程碑的交付物定成波形截图、资源报告、对比表格这三样，学生做没做一目了然。至于工作量会不会显得少，我的判断是：一个能把视频通路打通、模块拆清、做过两三组对比实验的本科毕设，已经够了，硬堆功能反而容易烂尾。学生现在的 Verilog 基础大概到什么程度，能独立写状态机和时序逻辑吗？这决定拆解阶段要不要再降一档难度。