2026年电赛FPGA赛题越来越偏「系统级」，队伍只练过单个外设模块，暑假两个月怎么补上系统联调这一课？

先把三个人拉到同一个最小闭环上：ADC采一路信号，FPGA做点简单处理，HDMI或串口出结果，全程一张时钟域表加一份接口约定文档。别急着加第二个外设，联调本身就是独立技能，每周固定一次合版本，跨模块信号全挂ILA看。两个月做透两个小系统，比堆五个模块有用得多。你们现在有谁负责过整体顶层和时钟规划吗？

个人感觉这个阶段最该练的不是模块数量，而是把系统边界先钉死。你们三个人各会一个外设，联调甩锅的根子往往不在代码，在于没人写清楚接口：数据位宽、握手信号、跨时钟域用什么同步方式、复位是同步还是异步、谁先上电。建议暑假这么走：前两周只做一件事，三个人一起画一个采集-处理-显示-通信的完整框图，把时钟域划分和每条接口写成文档，谁改接口谁更新文档。之后每周做一次集成，哪怕功能只完成一半也要合版本跑起来，用ILA抓跨模块信号，把波形截图存档，复盘时对着波形说话而不是对着人说话。后四周再换一个题目重做一遍，第二次速度会快很多。

风险在于你们容易一上来就追求功能全，结果每个模块都半成品，联调永远在填坑。替代做法是砍功能保闭环，比如显示先用串口打印代替HDMI，等链路稳了再换。举个常见例子：ADC数据进FPGA是异步时钟，处理模块又跑在另一个域，很多人直接连线，仿真看不出问题，上板偶发错数，最后互相怀疑对方模块。这种坑只有靠统一的CDC规范和ILA才能快速定位。你们现在有没有固定的顶层框架，还是每人一个工程各写各的？

别继续堆模块了，先做一个能跑通的小系统。关键不是功能多，而是从第一天就统一顶层、统一时钟方案、统一接口文档，每周强制联调一次。跨模块的信号都留ILA探针，出问题先看波形再分锅。两个月里做两个这样的小闭环，第二次你们会发现联调时间明显缩短，这就是在练系统能力。