2026年电赛FPGA赛道备赛只剩三个月，队伍该按什么优先级分配时间才不翻车？

先说结论：三个月别按「先一个月跑外设、再做真题」这种顺序走，那样大概率前松后紧、最后翻车。我建议把三个月切成三段：前两周集中把开发板外设打通，中间四周做往年真题的完整复现，剩下时间全部用于指标优化和应急预案。

为什么外设只给两周？因为电赛FPGA控制题的核心不是外设数量，而是「从输入采样到算法处理再到输出驱动」这条闭环能不能稳定跑起来。你们队两个人只有Verilog基础、一个做过单片机，真正的短板通常不是不会点灯，而是不知道一个完整系统里时钟域怎么划、状态机怎么组织、时序怎么收敛。外设两周足够覆盖按键、ADC/DAC、串口、显示屏、PWM输出这几类，跑通即可，不要追求每个IP都吃透。

中间四周才是重头戏。找两三道往年控制类真题，按比赛节奏完整做一遍：从读题、画框图、分模块、写RTL、仿真、上板联调直到出指标。第一道题允许慢，目的是暴露问题；第二道题要卡时间，模拟真实压力。这里的关键取舍是：宁可完整做完一道题，也不要五道题都只做一半。完整复现能逼你们面对顶层集成、跨模块接口、时序违例这些真实痛点，这些是零散跑外设永远练不到的。

最后两三周做指标优化和预案。控制题往往拼的是响应速度、精度、稳定性，这时候要回头压时序、加流水线、做资源优化，同时准备好「如果某个模块现场跑不通」的降级方案。

分工上，三个人固定成顶层架构、模块实现、仿真测试三个角色，别让所有人都在写RTL。顶层那个人负责框图、接口定义、时钟复位策略和最终集成；模块实现的人专注算法和数据处理；测试的人从第一天就开始搭testbench、写激励、做回归，别等到最后才想起仿真。角色固定但接口要提前对齐，每周至少一次联调。

你们现在开发板型号定了吗？不同板子的外设和时序约束差别不小，这个会直接影响前两周的节奏安排。

三个月时间，我倾向于直接奔往年真题去，外设边做边补。理由是电赛控制题考的是系统集成能力，不是外设熟练度；你花一个月把板子外设全跑一遍，最后发现顶层集成和时序收敛才是真坑，那一个月基本白花。

具体做法：第一周挑一道最简单的往年控制题，先把最小闭环搭起来，缺什么外设现学现用。分工就按顶层、模块、测试三个人固定下来，测试的人从第一天就写testbench，别等最后。每周定一个可交付的小目标，比如这周闭环跑通、下周指标达标，用真题倒逼学习，比按部就班跑外设效率高得多。

你们手上有往年题目的资料吗？没有的话先去找两套控制类的真题再开工。

先别急着排周计划，我更想先跟你把「三个月到底在练什么」这件事掰开。很多人默认备赛等于把开发板外设逐个点亮，这其实是把手段当成了目标。电赛FPGA控制题真正拉开差距的地方，是你能不能把一个从传感器采样、算法运算、到执行器驱动输出的闭环系统，在板子上稳定跑起来，并且指标可复现。外设只是这条链路上的零件，你不需要每个零件都吃透，只需要在用到它的时候能把它调通。

顺着这个因果往下推，时间分配的逻辑就清楚了：外设学习应该被真题倒逼，而不是提前铺满。所以我倾向于给外设最多两周，而且这两周不是按「一个模块一个模块学」来排，而是按「一条最小闭环需要哪些模块」来排。比如控制题常见的是ADC采样、PWM输出、串口通信、按键和显示，那就只碰这五类，跑通即可，别去研究IP核内部结构。两周之后立刻进真题，找两三道往年控制类题目完整复现，从读题画框图开始，到分模块写RTL、仿真、上板联调、出指标，全流程走一遍。这一步的价值在于暴露你真正不会的东西，通常是时钟域怎么划、状态机怎么组织、跨模块握手怎么保证，这些在单独跑外设时根本遇不到。

分工上我建议固定三个角色，别让三个人都在写RTL。一个人负责顶层架构和系统集成，管时钟、复位、模块接口和整体数据流；一个人负责核心模块实现，比如算法和控制逻辑；第三个人从第一天就做仿真测试和上板验证，写testbench、搭测试激励、记录每次联调的指标。测试这个人前期看起来最闲，但他是你们不翻车的关键，因为最后两周的指标优化和应急预案全靠他把问题定位出来。

剩下的时间全部留给指标优化和应急预案，包括降级方案、参数可调、异常复位这些。你们现在有往年控制题的题目资料吗？没有的话先去找两套再开工，不然计划排得再漂亮也是空转。

三个月别想着面面俱到，抓一条主线就行：两周把最小闭环需要的外设打通，四周拿往年真题完整复现一遍，剩下的时间全砸在指标优化和应急预案上。外设两周不是学完，是够用就停，按键、ADC、PWM、串口、显示这几样跑通即可。分工固定成顶层架构、模块实现、仿真测试三个人，测试那位从第一天就写testbench，别等最后一起调。你们手头有往年控制题的真题吗？

我换个角度说，从投入产出看这事。你们三个人里两个只有Verilog基础，一个做过单片机，真正稀缺的不是写代码的手，而是能把系统串起来并且能验证它没坏的人。所以时间切法上，我建议外设只给两周，而且只学最小闭环用得到的那几样，剩下的时间必须砸在完整真题复现上，因为只有完整做一遍，你才知道自己缺的是时序收敛还是模块接口。分工上顶层、模块、测试三角色固定下来，测试的人从第一天就写testbench，这是你们三个月里最划算的一笔投入。至于具体周计划，前两周打通外设，中间四周按比赛节奏做两三道往年控制题，最后两周做指标优化和应急预案，基本就是这个骨架。你们现在开发板上手到什么程度了，是连点灯都没跑过，还是已经能跑通串口？