2026年秋招投了三十家FPGA岗只收到两个笔试，双非本科是不是该转投嵌入式保底？

先别急着给自己下「双非过不了简历关」的结论，你描述的信息量还不够支撑这个判断。三十家提前批只来两个笔试，最常见的解释不是学校，而是投递窗口和岗位匹配度：FPGA 岗在不少公司是挂在硬件/芯片部门下的少量 HC，提前批往往先给实习转正和对口院校，正式批才是主战场。你大三下才开始系统学，项目是 UART/SPI/OV5640+HDMI，这套组合在简历里辨识度确实偏低——面试官一眼看过去会归到「课设级」，不是它没价值，而是没有体现你解决过什么非标准问题，比如时序收敛怎么调的、跨时钟域怎么处理的、带宽算过没有、高云工具链踩过什么坑。这些写进去，比再加一个项目有用。

至于要不要分一半精力给嵌入式保底，我的看法是别做「一半一半」，那是最容易两头空的走法。可以先花一周把嵌入式岗的 JD 拉二十条出来看，判断它考的东西和你现有积累的重合度——如果大量是 Linux 驱动、RTOS、C 语言加通信协议，你转过去其实是从零起一条新线；如果只是 MCU 加外设，那你的 FPGA 项目里本来就有一半能用。重合度高就顺着投，重合度低就别为了「有面试」而转，先补 FPGA 简历的短板更划算。另外提醒一句，嵌入式面试多不等于 offer 多，很多人是面到后期才卡在深度上。你高云那块板子用的是 GW2A 哪个型号，工具链是云源还是第三方流程？这个细节可能正好是简历里能挖出差异化的地方。

先别把「双非」当成唯一解释，三十家里只有两家给笔试，更可能是投递结构和岗位画像不匹配。FPGA 岗在很多公司 HC 很少，提前批又常优先实习转正和对口院校，你投的窗口本身就在漏斗最窄的地方。项目这块说实话，UART/SPI/OV5640+HDMI 是经典课设组合，面试官扫一眼会归到「能跑通」这一档，不会觉得差，但也不会有记忆点。真正能救简历的是把里面最难的那一段挖出来写：HDMI 的像素时钟和采集时钟怎么跨的、异步 FIFO 深度怎么定的、带宽算没算过、高云工具链综合布线踩过什么坑、时序违例怎么收敛的。这些一写，同样一个项目立刻从课设变成「你解决过具体问题」。

至于要不要分一半精力给嵌入式，我不太赞成「一半一半」，那是最容易两头都空的做法。比较稳的是先花几天把嵌入式岗的 JD 拉二三十条看一遍，判断它考的东西和你现有积累重叠多少：C 语言、常见外设、RTOS、Linux 基础，这些你搞 FPGA 其实沾了不少。重叠高就把它当第二赛道认真准备，重叠低就别硬分心，宁可把 FPGA 简历打磨到能过筛，再拿正式批补投。另外一个容易被忽略的风险是时间：现在这个节点改方向，嵌入式那边的项目深度也来不及补，反而可能两头都是半成品。你手头那块高云板子还有没有没做完的部分，比如加个图像处理或者换个更难的接口？

先纠正一个很常见的归因偏差：三十家只来两个笔试，最直接的信号是投递结构问题，不是学校问题。FPGA岗在大厂是挂在芯片或硬件部门下的少量HC，提前批的坑位通常先给实习转正和对口院校，你大三下才系统学、没有实习，等于在最窄的漏斗里去挤。你可以做个小实验验证：把这三十家的JD按「岗位职责关键词」分类，看有多少家写的是SOC验证、数字前端、IC设计而FPGA只是加分项，有多少家是纯FPGA逻辑开发。如果前者占一半以上，那你的简历被筛掉就不奇怪了，因为你的项目画像和他们的需求本来就不重合。另一个维度是风险控制：分一半精力去嵌入式，最大的问题是两边都停在「能跑通」的层次，面试时哪边都问不深。比较稳的替代做法是先花一周拉二三十条嵌入式JD，看它考的是Linux驱动、C语言指针、RTOS还是单片机外设，再对照你现有项目里OV5640和HDMI的链路，其实采集、缓存、显示这套东西在嵌入式岗也能讲成「图像通路调优」，不是从零开始。你先确认一下，你投的那三十家里纯FPGA逻辑岗占几成？

先说你最关心的那个判断：三十家两个笔试，基本可以排除「你水平差到没人要」这个解释，但也不能全甩给双非。更贴近事实的因果链是——FPGA 在校招里本来就是窄口径岗位，很多公司把它放在芯片或硬件部门下面，HC 少、提前批又常被实习转正占掉，你大三下才起步、没有实习，等于在最挤的时段进最窄的门。这个结构性问题不解决，你转嵌入式也会遇到同样的节奏问题，只是嵌入式岗位面宽一些，简历更容易过。

所以真正该做的不是「分一半精力」，而是先花两三天把投过的三十家 JD 重新过一遍，按岗位职责分类：多少是纯 FPGA 逻辑开发，多少其实是 SoC 验证、数字前端、硬件测试，FPGA 只是加分项。如果后者占大头，说明你的简历画像和对方需求本来就不重合，被筛是正常的，这跟学校关系不大。分类完你会得到两个结论：一是哪些岗位值得正式批再投一次，二是你的项目该往哪个方向改描述。

项目这块，UART/SPI/OV5640+HDMI 这套组合在面试官眼里辨识度确实不高，但问题不在项目本身，而在你写它的方式。同样这块高云板子，写成「实现了采集显示」就是课设，写成「HDMI 像素时钟与采集时钟怎么跨、异步 FIFO 深度按什么算、带宽核过没有、综合布线时序违例怎么收敛」就是工程经历。后者不需要加新项目，只需要你把这几个点真正想清楚、能当面讲出来。这条路径的投入产出比，远高于现在临时开一个新方向。

至于嵌入式保底，我的建议是把它当「第二投递线」而不是「第二学习线」。花一周拉二十到三十条嵌入式 JD，看它考的是 Linux 驱动、C 语言指针、RTOS 还是单片机外设，对照你现有项目里哪些能直接复用——OV5640 采集、SPI 通信这些在嵌入式岗里同样是加分项。能复用就顺手投，不能复用就别硬啃，两头都停在「能跑通」的层次，面试时哪边都问不深，那才是最坏的结果。

最后问一句：你这两个笔试是纯 FPGA 岗还是偏硬件的综合岗？这个信息会直接影响正式批该怎么排投递优先级。

别急着做「一半一半」的决定，那是最容易两头空的走法。先做件便宜的事：把三十家 JD 拉出来看关键词，如果大半写的是 SoC 验证、数字前端、硬件测试，FPGA 只是加分项，那你的简历被筛就不是学校问题，是画像不匹配，转嵌入式也治不了这个病。

项目上，你这套 UART/SPI/OV5640+HDMI 不算差，但太标准了，面试官扫一眼归到课设档。救它的办法不是加项目，是把最难那段挖出来写：跨时钟域怎么处理、FIFO 深度怎么定、高云工具链综合布线踩了什么坑、时序违例怎么收敛的。同样一块板子，这么写就从课设变成「你解决过具体问题」。

嵌入式可以投，但当成第二投递线，不是第二学习线。先看它的 JD 考什么，能和你现有项目复用就顺手投，不能复用别硬啃。

你这两个笔试是纯 FPGA 岗还是偏硬件的综合岗？

双非不是主因，FPGA 岗 HC 本来就少，提前批又先给实习转正，你踩的是窗口不是学历。项目也别急着换，把跨时钟域、FIFO 深度、时序收敛这几个点讲透，比再开一条嵌入式线有用。嵌入式可以顺手投，但别真分一半精力，两头都停在能跑通最亏。

三十家里两个笔试，先别急着给双非定罪。FPGA岗HC本来就少，提前批窗口还常被实习转正占掉，你踩的是时机和漏斗宽度。项目本身不差，问题是写得太像课设，面试官扫一眼没记忆点。至于分一半精力给嵌入式——个人感觉这是最容易两头空的走法，先花几天看看嵌入式JD考什么，能和你现有项目复用的再顺手投，别真开第二条学习线。

三十家里两个笔试，真不一定是双非的锅，FPGA岗HC本来就窄，提前批还常被实习转正吃掉。你项目那套是标准课设，能跑通但没记忆点，改简历比转方向更急。可以先投嵌入式当第二条线，但别真分一半精力。你这两个笔试是纯FPGA岗还是偏硬件的综合岗？

双非不是主因，FPGA岗本来HC就窄，提前批还常被实习转正吃掉，你踩的是窗口不是学历。项目那套能跑通但太像课设，改简历比转方向更急。嵌入式可以顺手投，别真分一半精力。你那两个笔试是纯FPGA岗还是偏硬件的综合岗？

说个容易被忽略的角度：你现在最缺的不是第二条学习线，是「可验证的深度」。三十家两个笔试，先别急着归因，做个便宜实验——把投过的JD按职责关键词分两类，纯FPGA逻辑开发和「FPGA只是加分项」的验证/硬件测试岗各多少家。如果后者占大头，你的简历被筛是画像不匹配，转嵌入式也治不了这个病，因为问题出在投递结构上。

再讲风险。分一半精力去嵌入式，最坏的结果不是累，是两边都停在「能跑通」这层：FPGA面试官问跨时钟域你怎么处理的、异步FIFO深度怎么定的、HDMI像素时钟和采集时钟怎么跨的、高云工具链综合布线踩了什么坑、时序违例怎么收敛的，你答不出细节；嵌入式那边问Linux驱动、指针、RTOS任务调度，你也只有课设水平。两头都浅，比一头浅更亏。

比较稳的替代做法：正式批主投FPGA不变，同时花一周拉二三十条嵌入式JD看考点，能和你现有OV5640、SPI、UART项目复用的（比如单片机外设、C语言、简单驱动）就顺手投，不能复用的别硬啃新知识。简历上把最难那段挖出来写，同样一块板子，写法一换就从课设变成「你解决过具体问题」。你高云那块板子综合布线大概跑到多少MHz，时序违例主要卡在哪一段？