2026年春招，对于想应聘‘芯片DFT（可测性设计）工程师’的应届生，面试通常会考察哪些关于Scan、MBIST、Boundary Scan的原理和实现细节？需要自己用EDA工具跑过完整流程吗？

作为去年刚入职的DFT工程师，我面试时被问得最多的确实是Scan和MBIST。面试官不会只满足于你背出定义，比如他们会问：一条Scan链上如果既有上升沿触发的FF又有下降沿触发的FF，直接连起来会有什么问题？该怎么解决？这就是考你对Scan Chain实现细节的理解了。

关于工具经验，确实很重要，但没商用工具经验不代表没机会。我当时是用Synopsys的DFT Compiler和TetraMAX在学校服务器上跑的，虽然版本老，但流程完整。我建议你无论如何都要自己跑一遍：从RTL读入、插入Scan、做DRC、生成ATPG pattern、仿真验证。哪怕用开源工具或学校有的工具，把流程走通，把中间报告看懂，面试时能讲清楚每一步的目的和关键问题，就比纯理论强很多。

MBIST方面，除了讲清楚March算法，最好能画出BIST Controller的简化框图，解释一下它如何控制地址生成、数据比较和故障诊断。Boundary Scan问得相对少，但JTAG的TAP状态机一定要会画，知道每个状态是干什么的。

总之，原理要扎实，流程要清楚，工具经验可以“土法炼钢”，但必须有动手过程。

同学你好，我也是微电子专业毕业的，现在在做DFT。根据我和同事面试新人的经验，2026年的考察重点不会有太大变化，但会更注重你能否把原理和实际芯片测试需求结合起来。

对于Scan，基础概念如stuck-at fault、transition fault测试、压缩原理（如EDT）肯定要掌握。但面试官常会追问：压缩率太高会不会影响测试质量？ATPG pattern过多导致测试时间过长，在实际项目中如何权衡？这些问题考察的是工程思维。

MBIST方面，除了原理，可能会问：如果Memory本身有ECC功能，MBIST测试时要怎么处理？BIST Controller的测试频率和功能频率不同时要注意什么？这都涉及到实际实现细节。

关于工具，Tessent、Modus是业界主流，有经验绝对是加分项。但如果学校没有条件，强烈建议你：1. 认真看这些工具的官方文档或培训材料（网上能找到一些），了解核心命令和流程；2. 在EDA竞赛（如集成电路EDA设计精英挑战赛）中找DFT赛题练手，或者用一些开源RTL项目，尝试用Python脚本模拟DFT流程的关键步骤，比如写个简单的Scan链插入和ATPG脚本。这能极大体现你的动手能力和理解深度。

面试时，坦诚说明学校工具条件有限，但展示你自己通过其他方式对流程的深入研究，同样能打动面试官。

从招聘方的角度简单说几句。我们招应届DFT工程师，核心是考察基础扎实度和学习潜力。

原理部分，Scan必须深入。我们会问到：Scan插入后如何保证时序（scan enable信号如何控制）？ATPG的pattern如何验证其正确性？功耗感知测试为什么重要，如何实现？MBIST会问：除了检测故障，MBIST如何定位故障的具体位置（fault diagnosis）？Boundary Scan的BSD描述文件是干什么用的？

工具经验是重要的实践体现。没有商用工具经验确实是个短板，但不是死穴。你需要通过其他方式证明你的实践能力：比如详细分析一个开源CPU核（如RISC-V）的DFT相关代码；或者用Verilog自己写一个极简的BIST Controller；又或者深入研究某个DFT相关论文并复现其方法。关键是要有一个能讲清楚的、体现你DFT思维的“项目”，哪怕很小。

快速弥补缺口，建议：1. 精读一本经典教材如《Digital Systems Testing and Testable Design》；2. 在GitHub上找相关项目学习；3. 争取到有DFT岗位的公司实习，这是最直接的途径。

面试时，遇到不会的不要慌，可以展示你的思考过程。DFT领域很广，新人不可能全懂，逻辑清晰、基础牢固、有主动学习痕迹的人更受青睐。

作为去年刚入职的DFT工程师，我分享一下我的面试经历。面试官肯定会问基本原理，比如Scan链的结构（Mux-DFF）、Scan shift和capture的时序、ATPG的stuck-at和transition fault模型。但不会只停留在概念，通常会让你画一个带Scan的触发器电路，或者解释为什么shift阶段要控制时钟。MBIST会问到March算法、BIST控制器的基本组成（比如PG、RA、CMP），Boundary Scan问JTAG的TAP状态机、指令寄存器。如果你能说出压缩比、X-handling、test coverage这些术语，会加分。关于工具经验，确实很多公司希望你有实际项目经验，但校招不会要求你独立完成全流程。我的建议是，在简历上写一个课程项目或自己用开源工具（比如Yosys+ATPG工具）做的小设计，把流程走一遍，哪怕规模很小。面试时重点讲清楚你做了什么、遇到了什么问题、怎么解决的。没有商用工具经验可以坦诚说明，但必须展示出你理解工具在每一步的作用，比如你知道DFT Compiler插入Scan链，Tessent做ATPG生成测试向量。快速弥补的话，可以在B站或Coursera找一些DFT流程的演示视频，然后自己用Verilog写个简单电路，用Python脚本模拟Scan链的shift/capture过程，这也能体现你的动手能力。

另外，注意准备一些场景题，比如Scan链太长导致测试时间增加怎么办（压缩），测试功耗过大怎么办（power-aware ATPG）。这些能体现你的思考深度。

同学你好，我也是微电子专业毕业的，现在在做DFT。根据我和同事参与面试的经验，2026年的要求只会更高，因为芯片复杂度在提升。面试肯定会深入到实现细节。Scan方面，可能会问你时钟域交叉（CDC）在Scan链中如何处理、如何平衡链长和测试时间、OCC（On-Chip Clocking）电路是怎么工作的。MBIST不会只问原理，可能会让你描述一个BIST控制器的数据流，或者如何诊断MBIST失败的存储器。Boundary Scan可能会问除了JTAG还能用什么实现边界扫描。

关于工具经验，这确实是校招的关键分水岭。很多公司有内部培训，但如果你完全没碰过工具，面试官会怀疑你的学习能力和兴趣。我的建议是：1. 如果你学校有Tessent或Modus的license，赶紧找导师或师兄带你跑一个流程，从RTL到ATPG。2. 如果没有，可以关注EDA公司（如Siemens EDA）的大学计划，有时会提供免费课程和工具。3. 实在没有，就深入研究一两个开源项目，比如OpenTitan芯片的DFT实现，看它的文档和代码，理解其中Scan和MBIST的集成方式。

面试时，如果你没有项目，就要在理论上表现突出。比如你能解释清楚ATPG的D算法和Podem算法区别，或者MBIST中为什么常用March C-算法。但最好还是有一个能演示的小项目，哪怕是基于FPGA的简单Scan链验证。另外，记得学习一下业界标准，比如IEEE 1149.1和1500，面试官可能会问。最后，强调你的学习意愿和解决问题的能力，DFT领域很多知识是在工作中积累的。

作为去年刚入职的DFT工程师，我面试时被问得最多的确实是Scan和MBIST。面试官不会只满足于你知道概念，比如他们会问：插入Scan链后，如何保证setup/hold时间满足？如果出现违例怎么解决？这就会引到时序收敛和修复。MBIST方面，可能会让你画一个简单的BIST Controller框图，解释一下MISR和PRPG是干什么的。Boundary Scan问得相对少一些，但JTAG的TAP状态机一定要会画。

关于工具经验，这确实是痛点。我当时也没有商业工具经验，但我在面试中展示了我用Python写的小型ATPG脚本和故障仿真程序，以及用Verilog写的简单BIST控制器。这证明了你的理解深度和动手能力。我建议你可以去EDA公司（比如Synopsys、Siemens EDA）的官网找一些免费的学生版工具或教学资料，哪怕跑通一个最简单的流程，在面试时也能讲出关键步骤（比如读入网表、设定DFT规则、插入Scan、生成测试向量）。这比纯理论强太多了。

快速弥补的话，可以找一个开源RISC-V核，用开源工具（比如Yosys+自定义脚本）尝试插入Scan链，或者深入研究一个开源MBIST结构（比如OpenMSP430里的）。把过程记录下来，做成一个清晰的项目报告，面试时就是你的核心筹码。

同学你好，我是在一家芯片公司做DFT的面试官之一。从我们的角度来看，2026年的要求只会更高。原理和实现细节都会问，而且是结合场景问。比如：Scan压缩（OOPM/EDT）为什么能减少测试数据量？压缩率太高会带来什么问题？（比如测试功耗、故障覆盖率）。MBIST会问到，针对不同存储器（单口、双口、ROM）的BIST算法选择，以及如何做修复（Redundancy）。Boundary Scan可能会问它在板级测试和芯片调试中的应用。

我们非常看重项目经验。如果你只有学校课程的理论，没有用过Tessent、Modus、DFTAdvisor这类工业级工具，简历关可能都过不了，更别说面试了。因为工具使用中会遇到大量实际问题和工程权衡，这是理论无法覆盖的。

但别灰心，有办法快速弥补。第一，争取去有流片机会的实验室或找相关实习，这是最佳途径。第二，如果不行，强烈建议你去上一些付费的在线课程（比如某些培训机构的DFT实操课），它们通常会提供虚拟机环境让你实际操作商业工具完成一个完整项目。这笔投资对于找工作非常值得。第三，仔细研究目标公司的Job Description，把他们提到的工具和流程关键词都列出来，然后针对性地去学习、模仿。面试时，即使你没有流片经验，但你能清晰说出工具流程的每个环节、可能遇到的坑和解决方案，也能极大加分。

从我的经验看，面试问题深度取决于公司。大型芯片公司（比如海思、英伟达）肯定会深入到时序收敛、功耗感知测试（比如测试期间的IR Drop）、以及MBIST控制器的微架构。中小公司可能更关注基础实现和工具脚本能力。但无论哪里，Scan是基础，必须吃透：包括Scan链的插入、时钟域处理、压缩原理、ATPG的故障模型（Stuck-at，Transition）和覆盖率计算。

没有工具经验确实是个短板，但并非不可逾越。关键是展现出你的学习能力和对问题的理解。你可以通过以下方式低成本获得“类项目”经验：

1. 理论项目化：在简历上不要只写“学习过Scan原理”，而是写成“通过研究IEEE 1149.1标准，用Verilog实现了TAP控制器，并模拟了Boundary Scan的读写操作”。
2. 利用公开资源：Google “DFT training lab”或“Tessent lab guide”，能找到一些带步骤的练习文档。即使没有软件，你也可以把流程（如DFT DRC检查、Scan Insertion、ATPG）的逻辑和目的搞懂，面试时能流畅描述出来。
3. 深入一个点：与其所有都泛泛了解，不如把Scan链的时序分析（比如shift和capture的时序约束）搞得很透，或者把MBIST的March算法推导一遍。面试时你可以主动引导：“我对Scan时序收敛做过深入分析，比如……” 这会给面试官留下深刻印象。

总之，目标是让面试官相信，虽然你现在没经验，但给你工具和项目，你能很快上手并解决实际问题。

作为去年刚入职的DFT工程师，我分享下我的面试经历。面试官肯定会问基本原理，比如Scan链的结构（MUX-DFF）、Scan shift和capture的时序、ATPG的stuck-at和transition fault模型。但不会只停留在概念，通常会结合场景提问，比如：Scan链插入后如何保证setup/hold时间？压缩（OCC/EDT）是怎么节省测试时间的？MBIST的March算法流程和故障覆盖？Boundary Scan的TAP控制器状态机。

关于工具经验，确实很重要。大公司通常有成熟流程，希望你能快速上手。如果你没用过商用工具，强烈建议你找机会弥补。可以试试以下方法：1. 在EDA云平台（比如各大EDA厂商的学生版或一些教育项目）上申请试用Tessent或Modus，哪怕只是跑个简单流程；2. 用开源工具如OpenROAD或Yosys+自定义脚本模拟DFT流程，虽然不标准，但能理解关键步骤；3. 在实验室项目中主动承担DFT相关任务，哪怕只是用Synopsys DC做Scan插入。

面试时，如果你能清晰说出工具流程的步骤（比如读网表、指定DFF为Scan Cell、插入Test Mode、生成ATPG向量、做DRC检查），并解释每一步的目的，即使没实际项目，也能体现你的理解深度。另外，关注一下业界趋势，比如低功耗测试、AI在DFT中的应用，面试时提一句可能加分。

从面试官角度说几句。我们招应届生，不要求你像资深工程师一样精通所有工具细节，但基础原理必须扎实，并且要有动手意愿。Scan方面，除了插入，要明白为什么需要Scan，它解决了什么问题（可控性和可观测性）。可能会让你画一个带Scan的DFF电路，解释scan_enable信号的作用。ATPG会问基本算法（D算法）和故障类型。MBIST重点在BIST控制器的设计（比如如何生成地址、比较数据）和常见算法（March C）。Boundary Scan的JTAG协议和指令（EXTEST, INTEST）是必问的。

工具经验是加分项，不是绝对门槛。如果你理论很强，学习能力强，我们也愿意培养。但如果你有项目经验，哪怕是小项目，会大大增加竞争力。快速弥补的方法：找一些线上课程（比如Coursera上相关课程），跟着实验做；或者在GitHub上找一些DFT相关的开源项目，学习代码和脚本；也可以自己用Verilog写一个简单的BIST控制器，然后仿真验证。

面试时，主动展示你的学习过程。比如你可以说：“我虽然没用过Tessent，但我通过文档和实验，理解了它的工作流程，比如DFT DRC检查包括哪些规则。”这样既诚实又体现主动性。另外，注意沟通能力，DFT需要和前端设计、验证、测试工程师频繁交流，软技能也很重要。