2026年，全国大学生集成电路创新创业大赛（集创赛）选‘AI边缘计算加速’赛题，团队如何高效分工与备赛？

我们队去年也是三个人选了这个赛道，拿了国二，来分享一下经验。首先分工上，建议让Verilog好的同学主攻加速核设计，包括卷积、池化这些算子的RTL实现和仿真。算法同学负责模型选型和量化，比如用TinyML或Vitis AI做模型剪枝和INT8量化。第三个同学做软硬件协同，包括Zynq的PS-PL交互、AXI DMA配置和整体系统调试。备赛时间线建议前两个月完成需求分析和模型选型，中间两个月做RTL实现和仿真验证，最后两个月集中上板调试。常见坑：第一，不要过早绑定具体开发板，先确认官方指定的板卡支持哪些IP核；第二，模型量化后精度下降严重，一定要提前做校准；第三，上板前务必做时序仿真，我们就是因为没做导致上板后数据对齐出问题。建议每周开一次技术同步会，三人把各自进度和接口对齐，避免最后集成时乱成一锅粥。

作为多次带过集创赛的老师，我建议你们先明确赛题侧重点。AI边缘计算加速，核心不是比谁模型精度高，而是比加速效率和资源利用率。分工上，让算法好的同学负责模型轻量化，比如用MobileNetV2或SqueezeNet这类网络，再做INT8或混合精度量化，同时要生成测试向量给硬件组验证。硬件同学重点做数据流优化，比如乒乓缓冲、流水线设计，以及计算单元的重构，别傻傻地写全连接层就完事，边缘计算更看重卷积层的加速。系统集成的同学要写完整的测试脚本，并熟悉Vivado的HLS或IP Integrator流程。时间上，建议第一个月把赛题需求拆解成可量化的指标，比如帧率、功耗、资源占用；第二到四个月进行模块化设计和功能仿真；最后两个月上板调试和优化。注意，官方可能提供参考设计，但千万不要直接套用，一定要有自己的创新点，比如加入稀疏化加速或动态精度缩放。此外，文档和答辩PPT要提前准备，评审很看重系统完整性和创新性。

我们仨当年踩过不少坑，血泪经验给大家。分工千万别按个人兴趣分，得按短板补。比如Verilog好的同学可能不懂算法，那就让他写硬核，但算法同学要提供精确的定点数接口文档，避免硬核写完后发现位宽不对。负责系统集成的同学一定要学会用SDK和JTAG调试，我们当时就因为不会用ILA抓波形，查一个bug查了三天。备赛时间线建议：第一周把官方赛题文档和参考代码跑通，别一上来就自己写；第一个月做模型选型和初步量化，同时硬件组开始搭基础框架；第二个月做联合仿真，用ModelSim或Vivado仿真验证数据通路；第三到四个月上板，从小网络开始验证，比如先跑一个LeNet-5，再换大模型。常见坑：一是电源和热管理，FPGA跑神经网络时功耗很大，我们有一次因为散热不够导致板子重启；二是DDR带宽瓶颈，如果频繁在PS和PL间搬运数据，一定要做数据复用，比如用行缓冲或者多通道DMA；三是离线模型转换工具链的版本兼容性问题，比如Vitis AI的版本和XRT驱动必须匹配。最后提醒一句，三人一定要坐在同一个实验室，随时联调，远程协作效率太低。

我们队去年拿过这个赛道的省一，说点实在的。三个人配置其实挺理想：算法熟的那个主攻模型量化和剪枝，别让他写RTL。Verilog好的那个专注加速核设计，特别是卷积和池化模块的流水线优化。擅长软硬件协同的那个做系统集成和驱动，负责把PS和PL端粘起来。备赛时间线我建议：前两个月把需求拆透，确定好要部署的网络结构和精度要求；第三第四个月并行推进模型压缩和硬件设计，每周对一次接口；第五个月系统联调，留足时间解决时序和资源冲突。常见坑：一是量化精度掉太多，二是AXI总线带宽卡脖子，三是复位和时钟域没处理好导致上板跑飞。建议先拿官方例程跑通再改自己的网络，别一上来就搞大模型。

我们队去年也选的这个赛题，但踩了不少坑，说几个关键点。分工上，算法同学最好也参与硬件设计讨论，因为量化策略直接影响硬件资源。写Verilog的同学要提前熟悉Xilinx的IP核，特别是DSP48E2和BRAM的用法。做集成那个要精通Vivado的调试工具，比如ILA和VIO，上板调bug全靠它们。时间线建议按答辩节点倒排：中期检查前必须出仿真结果，决赛前一个月要上板稳定运行。特别提醒：别忽略功耗问题，边缘计算平台散热差，跑大模型容易过热降频。还有，注意Pynq框架的PS-PL通信效率，用DMA比直接寄存器读写快很多。最后，多看往届优秀作品的技术报告，很多细节都是文档里学不到的。

组队分工这块，我建议按流程走，别按人头分死。第一阶段需求分析，三个人一起啃赛题手册和官方demo，明确目标神经网络和精度指标。第二阶段才是分工：算法同学做模型训练和量化工具链调优，Verilog同学搞加速器微架构设计，软硬件同学写驱动和上层应用。但每周要开两次会，对齐模型接口和寄存器定义。第三阶段联调，算法同学要帮忙分析上板精度偏差，硬件同学要配合改时序。备赛时间线：3月定方案，4-5月并行开发，6月集成测试，7月冲刺优化。避坑指南：第一，不要贪多，先部署一个简单网络跑通全流程；第二，固定好开发工具版本，Vivado和Vitis版本不匹配会出怪问题；第三，仿真要覆盖边界情况，比如输入全零或全一；第四，备赛过程中多截图记录波形和资源利用率，答辩PPT能用上。最后，组内沟通比技术更重要，别各做各的到后期才发现接不上。