2026年，自学FPGA三个月，能写UART和I2C，但下一步想做一个‘基于FPGA的RISC-V简易CPU’项目，从哪里开始？

兄弟，你这进度已经很快了，三个月能写UART和I2C说明基础很扎实。想做RISC-V CPU，关键难点确实就是你说的数据冒险和控制冒险，还有中断的现场保存与恢复。我的建议是别急着看别人的开源代码，比如picorv32，那东西为了精简做了很多技巧，新手直接看容易一头雾水。你先去把《计算机组成与设计：RISC-V版》这本教材的前五章啃下来，尤其是流水线和冒险部分，然后用Verilog从最简单的单周期CPU开始写，再改造成五级流水线。具体步骤：1. 先实现一个支持基本指令（如add、lw、sw、beq）的单周期CPU，确保数据通路正确 2. 加入流水线寄存器，处理数据冒险可以用forwarding单元，控制冒险可以用分支预测或者简单地在beq后插入气泡 3. 最后加上中断控制，这部分可以参照RISC-V的机器模式特权规范。这个项目只要你能跑通一个测试程序（比如冒泡排序），并且波形仿真中能看到冒险和转发逻辑，那绝对能写进简历，而且比单纯写I2C有含金量多了。注意不要一开始就追求完美，先跑起来再优化。

我从另一个角度说：想三个月内做出带中断的五级流水线CPU，直接看picorv32开源代码改是捷径，但前提是你得先搞懂它的设计哲学。picorv32不是标准五级流水线，它用状态机模拟流水线，所以你如果直接改，可能会迷失在技巧里。我的建议是：先用纸上画出五级流水线的数据通路图，包括取指、译码、执行、访存、写回，然后明确每个周期的信号传递。关键痛点在于数据冒险，你需要提前写出forwarding模块，把EX阶段的执行结果前递到ID阶段，否则会频繁产生气泡。控制冒险更难，最简单的办法是在分支指令后自动插入一个气泡，或者用静态分支预测（比如预测不跳转）。中断处理则需要在译码阶段检测中断信号，保存PC和状态寄存器。具体项目可以这样做：第一步，在GitHub上找一个叫‘tinyriscv’的简易RISC-V实现，它比picorv32更接近标准五级流水线；第二步，对照着书《数字设计与计算机体系结构》的RISC-V章节，自己手写每个模块；第三步，用Verilator做仿真测试，跑通官方的riscv-tests。这个项目写进简历绝对加分，但面试官可能会问你冒险处理的具体逻辑，所以务必自己理解透。建议你先花一周时间把CPU的数据通路画熟，再动手写代码，否则容易卡壳。

我也自学过FPGA，理解你现在这种‘看得懂协议但面对CPU设计发懵’的感觉。直接说重点：别买书从头学，太慢了。开源项目可以看，但别直接复制，要把它当学习素材。我给你个可落地的三步走计划：1. 先找一份最简单的RISC-V单周期CPU代码（例如GitHub上‘simple-riscv’），仿真一遍，理解每条指令怎么通过数据通路，这一步一周就能完成。2. 在此基础上，把单周期拆成五级流水线，重点解决数据冒险：写一个forwarding unit，检测EX阶段的rd是否等于ID阶段rs1或rs2，是的话就直接把EX结果送给ALU输入。控制冒险：在分支指令后面直接插入一个气泡（把ID阶段的指令清零），暂时别搞复杂的分支预测。3. 中断部分：用RISC-V的机器模式下，在取指阶段加一个中断检测逻辑，如果收到中断信号，就把当前PC压栈，然后跳转到中断向量地址，执行完再恢复。关键难点是中断和流水线的交互，建议你先不做嵌套中断，只做单层中断。这个项目如果能实现，简历上写‘实现了五级流水线RISC-V CPU，支持数据转发和中断处理’，面试官会眼前一亮。但注意：你要准备好被问到流水线冲突的波形图，所以建议你用Vivado的波形分析工具把每个周期的信号抓出来看看。最后提醒一句：别贪多，先把基础指令集（RV32I）跑通，再考虑扩展。

你三个月能写UART和I2C，说明基础逻辑和时序控制已经过关了，做RISC-V CPU是很好的进阶方向，但要注意别一开始就扎进开源代码里。picorv32虽然经典，但它是为了面积优化写的，代码风格非常紧凑，直接改容易迷失在细节里。建议你先从《计算机组成与设计：RISC-V版》这本书入手，重点看五级流水线那一章，搞清楚取指、译码、执行、访存、写回每个阶段的职责和寄存器传输。然后不要急着写完整CPU，先用Verilog搭一个单周期RISC-V核心，只支持几条基本指令比如ADD、LW、BEQ，跑通仿真验证波形，再把它改成五级流水线。数据冒险可以通过前递（forwarding）解决，控制冒险用分支预测（最简单就预测不跳转）和flush机制。中断可以先放一放，等流水线跑稳了再加。这个项目写进简历没问题，尤其是你如果能展示流水线冲突解决的波形截图或者GitHub仓库，面试官会当亮点看。关键难点是写testbench验证每一条指令的流水线行为，建议用RISC-V官方测试套件rv32ui-p来跑，能省很多自己造测试的时间。

我建议你反过来，先看开源代码，但不是直接改，而是拆解。picorv32的代码确实晦涩，但你可以用Vivado或者Verilator跑一下它的仿真，再看它的状态机是如何实现指令执行的。另一个更适合学习的是tinyriscv或者SERV，它们代码更结构化，有清晰的五级流水线段。你花一周时间把其中一个的架构图画出来，标记出每个流水线寄存器的输入输出，然后对照着写自己的版本。数据冒险的难点在于写回阶段的寄存器值要往前递到执行阶段，这个在RTL里其实就是几条多路器和比较逻辑，但很容易漏掉条件，比如加载指令后跟着的使用该寄存器的指令需要插入一个气泡。控制冒险更麻烦，因为分支指令在译码阶段就要算出跳转目标，但实际执行是在执行阶段，这会导致两拍的预测错误惩罚。你可以先用简单的方法：无条件跳转直接执行，条件分支一律预测不跳转，等流水线稳定后再加分支目标缓存。中断处理在RISC-V里是通过mepc和mcause寄存器实现的，你可以在写回阶段插入一个中断检测信号来跳转。这个项目绝对值得写进简历，但面试时要能讲清楚你遇到过的冒险案例和你是怎么加forwarding单元的，比单纯说实现了五级流水线更有说服力。

三个月的Verilog基础做CPU项目，说实话有点急，但也不是不行，关键是拆分成可验证的步骤。第一周先别碰RISC-V，去学一下RISC-V指令格式，把I-type、R-type、B-type、S-type记熟，然后写一个简单的指令解码器，能输出opcode、funct3、funct7、寄存器地址这些。第二周写寄存器文件和ALU，ALU至少支持加减法和逻辑运算。第三周把单周期CPU写出来，只支持lw、add、beq、jal这四条指令，用ModelSim或iverilog跑仿真，确保每条指令的波形符合预期。第四周开始改流水线，每加一级都要重新验证，比如先加取指和译码之间的流水线寄存器，跑通一个简单的循环程序。数据冒险的常见坑是忘记处理写后读，尤其是lw指令的加载使用冒险，需要在执行阶段插入一个气泡。你可以参考《数字设计：原理与实践》里关于流水线的章节，它用MIPS讲的，但思路完全通用。中断放到最后，先实现一个外部中断请求信号，在写回阶段检查并跳转到异常向量地址。这个项目写进简历可以，但最好搭配一个简短的README说明你实现了哪些指令和冒险处理方案，否则面试官可能觉得你只是抄了别人的代码。另外，工具链方面，提前装好riscv-gcc和spike模拟器，用来编译测试程序，对比Spike的输出和自己的仿真输出，确保指令功能正确。