2026年，全国大学生电子设计竞赛FPGA赛题“基于FPGA的无线收发系统”，如何实现调制解调和信道编解码？

你们选的这个题很典型，我们去年参赛也遇到类似情况。先别急着写代码，把射频前端和FPGA的接口时序对齐是关键。很多队伍卡在同步上，就是因为AD/DA的采样时钟和FPGA内部处理时钟没匹配好。建议先用Xilinx的Clock Wizard或者Altera的PLL IP核生成多路同源时钟，保证基带和射频采样是同步的。调制解调方面，QPSK用查找表法最省资源，把正余弦值存进ROM，输入符号直接查表输出I/Q。卷积编码用移位寄存器实现多项式除法，注意加尾比特打孔，这样接收端Viterbi解码时能对齐路径。低功耗的话，能用BRAM就别用分布式RAM，状态机尽量用单时钟域。开源设计可以看Openofdm的基带部分，虽然是WiFi的但结构类似。另外，同步最好用Costas环加早迟门，别用纯Farrow结构，那玩意在低端FPGA里时序太紧。

你们这个题其实挺有挑战性的，射频前端适配往往是最大的坑。我的建议是先用现成的射频模块，比如AD9361或者国产的类似芯片，它们有SPI配置接口，可以走MISO/MOSI写寄存器，把本振频率、增益、滤波器带宽设好。FPGA这边给个使能信号就行。调制解调模块用半并行架构，不要全串行，否则同步头检测会因为流水线深度不够而出错。卷积编码用生成多项式G1=171(octal), G2=133(octal)这种经典参数，编译码器可以用HLS写C转RTL，或者直接用Matlab生成Verilog。功耗方面，记得在模块空闲时关掉全局时钟使能，比如用clock gating技术。开源参考可以看GNU Radio里gr-digital模块的FPGA移植版，或者GitHub上搜索fpga-qpsk，有几个老外做的工程很完整，包含同步头、帧检测和Costas环。注意他们的代码通常针对Xilinx，用Altera的话要改PLL和DSP块例化。

你们这个问题很现实，我们去年决赛用的就是类似架构。首先，射频前端别自己调分立元件，买现成的PLL锁相环加混频器模块，比如Mini-Circuits的评估板，省很多调试时间。FPGA和前端之间用LVDS差分信号传I/Q数据，抗干扰好。调制解调用DDS IP核生成载波，相位累加器加查找表，输入符号映射到0/45/90/135度相位。卷积编码用(2,1,7)标准码，用回溯法实现Viterbi译码器，注意度量值用截断加法防止溢出。同步用经典前导序列相关法，发送端在帧头加已知序列，接收端做滑动相关找峰值。低功耗可以用门控时钟和操作数隔离，把不用模块的输入置零。开源设计去OpenCores搜modem或者LDPC，但LDPC在FPGA上太耗资源，不如卷积码实用。另外提醒你们，FPGA布线时把调制和编码模块放一起，译码和同步放一起，减少跨片绕线，时序容易满足。

你们这个问题是电赛经典题，我来说说实际调试的坑。射频前端适配主要是阻抗匹配和本振泄露，建议用AD9363这种集成芯片，FPGA通过AXI-Lite配置。调制解调用全数字方式，先例化一个DDS生成cos和sin，然后复数乘法把I/Q信号调制到载波上。卷积编码用模2加法器链实现，注意每输入一位输出两位，速率翻倍但逻辑简单。同步用早迟门加锁相环，检测帧头时用汉明距离做最小判决。低功耗设计最关键的是减少动态翻转率，比如译码器用滑窗法，只处理窗口内的数据，不用全序列回溯。开源参考看Xilinx的Wireless Reference Design，里面有OFDM基带源码，虽然复杂但框架可以借鉴。最后提醒，电赛时间紧，别自己写Viterbi，用CoreGen或者IP Catalog直接生成译码器，虽然占资源但保证时序。电源也要分开，FPGA核电压和前端电压独立，否则噪声耦合会降低接收灵敏度。

我是去年电赛拿国一的，当时我们做的也是类似题目，射频前端适配这块坑不少。先说调制解调，QPSK在FPGA里实现其实不复杂，关键是处理好基带信号的成形滤波和载波同步。建议用CORDIC核生成正弦/余弦查找表，配合DDS架构做NCO产生载波，这样相位精度高且资源可控。同步部分推荐用Gardner算法做定时同步，用Costas环做载波同步，Verilog代码网上有现成的，但要注意环路滤波器系数要按符号率调整，否则锁定很慢。

信道编解码方面，卷积编码用(2,1,7)的常用多项式，在Xilinx里直接用Convolutional Encoder IP核就行，功耗很低。解码用Viterbi算法，开源项目有opencore上那个viterbi_decoder，但要注意状态数多时资源爆炸，建议截断深度设到35左右够用。射频前端适配如果不顺，可以先用手头的AD9361或者RTL-SDR模块模拟，用SPI配置寄存器，时序问题多半出在采样时钟域同步上，用FIFO做跨时钟域处理一般能解决。开源参考可以看GNU Radio的FPGA移植版本，还有GitHub上搜索“FPGA QPSK”能找到不少大学项目。最后提醒一点，电赛评审时功耗和资源利用率是重点，记得用Xilinx的Power Estimator提前估算。

我来说说不同角度吧，如果你用的是国产FPGA比如紫光同创或者安路，那IP核支持没Xilinx那么全，得纯手写。QPSK调制解调核心是I/Q两路处理，发端先做串并转换，把二进制比特分成I和Q两路，各自乘以cos和sin载波再相加。解调时先做下变频到基带，然后用低通滤波器滤除高频，这里滤波器系数建议用MATLAB的fdatool生成，量化成16位定点数，资源够用。

卷积编码其实很简单，就是移位寄存器加异或，多项式用171和133（八进制），这是(2,1,7)里最经典的，对应国标。解码用Viterbi，但如果你想省功耗，可以试试回溯深度设小一点比如40，或者用流水线结构代替全并行。还有一个偷懒技巧：直接用FPGA里现成的FEC硬核，像Spartan-6里有Turbo码核，不过电赛可能不允许。

射频前端适配先别急，如果是买现成的AD9361模块，时序问题多半是SPI配置没写对寄存器，建议用逻辑分析仪抓一下写时序，看地址和数据是否对齐。如果自己搭分立器件，那要注意GSPS级的ADC/DAC和FPGA之间的LVDS接口，眼图要调好。开源设计推荐看Xilinx的Zynq Radio项目，不过那是PL+PS联合的，电赛只让用PL部分时得砍掉ARM核。最后说一句，加扰和帧同步别忘了，否则接收端找不到数据起始点，推荐用m序列做帧头，相关检测同步。

我是去年电赛拿过这个方向的省一，说几点实在的。你们遇到的射频前端适配问题，关键是搞清楚AD/DA的接口时序，FPGA跟它之间通常是SPI或并行LVDS，建议先用ChipScope抓一下IO时序，看看采样时钟和数据有效信号是否对齐。QPSK调制解调模块，我推荐直接找Xilinx的LogiCORE IP里的DDS和CORDIC，虽然占资源但稳，自己写反而容易出时序瓶颈。卷积编码用标准(2,1,7)结构，Viterbi解码别全自己做，GitHub上搜opencores的viterbi decoder，改一下参数就能跑，功耗控制在200mW以内没问题。开源参考的话，建议看ADI的AD9361参考设计，虽然板子贵，但FPGA端的MATLAB模型和Verilog代码都是公开的，能直接套用同步部分。