2026年，全国大学生集成电路创新创业大赛（集创赛）选‘基于FPGA的AI边缘计算加速’赛题，团队如何高效分工与备赛？

你们团队这个分工思路已经很清晰了，我再补充几点具体落地细节。算法同学除了模型量化和剪枝，建议把精力重点放在INT8校准数据集的选择上，这直接影响到量化后精度的损失。Tiny YOLOv4本身对边缘设备友好，但它的上采样层和残差结构在硬件映射时容易成为瓶颈。硬件同学在设计卷积加速核时，一定要优先搞定行缓冲策略和输入数据的重排，很多团队在这个环节被DDR带宽拖死。系统集成同学最好从第一天就开始搭PS端的测试框架，不要等到最后才联调。时间线上，前两个月算法和硬件可以并行，但第三个月一定要合在一起做一次完整的端到端功能验证。很多队死在不重视中间节点上，等最后一个月才发现量化后的模型根本跑不通硬件。另外，官方的AXI DMA例程一定要吃透，用自定义IP的时候总线时序踩坑概率很高，建议先拿一个简单的3×3卷积核把流水线打通，再逐步替换成完整的加速核。

我是去年参加过类似赛题的选手，说点血泪教训。你们团队只有三个人，分工别分得太死板。算法同学别只盯着量化，一定要懂一点硬件架构，不然设计出来的模型结构在PL端根本跑不起来。比如Tiny YOLOv4的yolo层后处理，如果在PS端用CPU做，延迟会炸，最好和硬件同学商量把部分计算也塞到PL里。硬件设计这块，别一上来就想着做多复杂的加速核，先保证一个卷积层能稳定运行。我们当时花了两周调试DMA的中断信号，比写卷积核还费时间。系统同学的压力最大，建议让他提前一个月就开始写测试脚本和自动化验证流程。时间线方面，前两个月算法和硬件可以并行推进，但第三个月必须开始联调，我见过太多队算法和硬件各自完美，合在一起就崩。文档从第一天就要写，最后一个月根本没空补。

作为一个连续两年指导集创赛的老学长，给你们一个更落地的建议。分工这块，我建议让算法同学兼顾模型剪枝和INT8量化，同时负责PS端的驱动开发和上层应用逻辑，因为这块和算法关系最近。硬件同学专注PL端的卷积加速核，重点突破循环展开和行缓冲的实现，同时把DMA控制器的寄存器配置吃透。第三个同学做系统集成，但他不能只是被动联调，要主动去发现带宽瓶颈和时序问题。备赛时间线我建议这样：第一周先把官方文档和往年优秀作品的技术报告通读一遍，特别是那些踩坑记录。前两个月算法和硬件并行推进，算法要把模型跑通并量化到位，硬件要完成单层卷积核的仿真验证。第三个月开始全系统联调，这个阶段最容易出问题的是数据路径的一致性。最后一个月做性能优化和文档整理，性能优化重点关注帧率和功耗的平衡，文档一定要把设计决策的过程写清楚，评委很喜欢看这个。关键节点有三个：量化后的模型精度验证、单层加速核的时序收敛、以及完整的端到端视频流演示。任何一个节点卡住，后续都会很被动。

我是去年拿了这个赛题省一的，说下我们队的教训。你们分工其实已经挺合理了，但我提醒几个坑。算法同学别光顾着压缩模型，要尽早跟硬件同学对一下量化位宽和卷积核的并行度，否则后期集成时会发现硬件资源不够或者接口对不上，我们当时就卡在这个点上浪费了两周。硬件同学做卷积加速核时，建议先用HLS写个粗略版本跑通，再优化到RTL，这样调试同学可以提前搭建测试平台，不用等RTL完全定稿。调试同学最容易被忽视，其实他得负责制定集成的接口规范，比如AXI-Stream的握手机制、PS和PL的通信时序，否则后期联调乱成一锅粥。

时间线方面，我的建议是：前2个月，算法同学做模型选型和量化（Tiny YOLOv4可以试试INT8量化），硬件同学读透Zynq的文档和Xilinx的Vitis AI教程，调试同学搭建好开发环境（PetaLinux、SDK、Vivado版本要统一）。中间3个月，算法和硬件联合优化卷积核的循环展开因子，调试同学开始写测试脚本。最后1个月，全力集成，留足余量应对意外。关键节点是中期检查前必须跑通一个最小系统——哪怕只是识别一个固定物体，也能证明核心路径通了。另外，别忽略文档，比赛答辩会看你们的迭代记录和性能数据。

分工这块我补充点不一样的。你们三个人，其实可以打破传统角色，采用‘纵向切片’分工。比如，把整个项目分成数据流、控制流、系统集成三个切片。数据流由算法同学主导，从模型量化到硬件上的卷积核数据通路，他必须懂一点硬件细节，比如BRAM的读写时序，不然量化后模型在PL侧跑不起来。控制流让硬件同学负责，包括PS端的驱动、DMA配置、中断处理，他得跟算法同学商量好数据打包格式。系统集成由调试同学牵头，他不仅要会联调，还得会写一个简单的上位机界面，用于实时显示检测结果和帧率，这在答辩时很加分。

备赛时间线上，我建议按赛题官方要求的初赛、复赛、决赛倒推。初赛前（比如3-4月），核心是跑通一个Hello World级别的demo，比如从PS发一张图片到PL加速后再传回PS，这是验证整个系统链路。复赛前（5-6月），调通Tiny YOLOv4的完整推理，帧率至少达到10fps以上，同时开始准备技术文档和演示视频。决赛前（7-8月），优化性能，比如通过乒乓操作提高吞吐量，或者加入动态量化策略，同时排练答辩。关键节点是复赛提交时，必须有一份完整的测试报告，包括功耗、延迟、准确率对比，这些数据评委很看重。另外，注意Zynq的DDR带宽限制，算法同学量化时最好把模型参数尽量塞进BRAM，减少DDR访问。

你们三个人正好覆盖了算法、硬件、集成，这个配置很经典。我给个具体的时间线建议，按周倒排。第一阶段（前8周）：算法同学精读Tiny YOLOv4论文，确定量化方案（比如用TensorRT的INT8或Pytorch的QAT），并跑通浮点模型。硬件同学开始设计卷积加速核的架构，建议先做一个3×3卷积的IP核，用HLS验证，同时调试同学搭建Vivado工程和PetaLinux系统，保证SD卡启动和串口通信正常。第二阶段（第9-16周）：算法同学把量化后的模型转成Xilinx的DNNDK或Vitis AI格式，硬件同学把卷积核扩展到可配置的并行度（比如4或8个PE），调试同学编写AXI DMA的驱动和测试用例。第三阶段（第17-24周）：三人集中联调，先跑通单帧推理，再优化到实时。关键节点是第12周左右必须有一个可演示的版本，哪怕检测框不准，但要证明数据流通了。

另外说几个常见坑。第一，Zynq的PS侧和PL侧时钟域不同，调试同学一定要加FIFO做跨时钟域处理，不然数据会错位。第二，Tiny YOLOv4的后处理（NMS）也很耗时间，建议算法同学在PS端用NEON指令加速，或者把它搬到PL侧做成一个硬件模块。第三，比赛评分很看重创新点，你们可以考虑在报告里加一个对比实验，比如对比纯CPU推理、纯GPU推理和你们FPGA方案的功耗和延迟，用数据说话。最后，答辩时多展示波形图和资源利用率表，评委更信这些。