2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Lite的I2C控制器，应届生该从协议转换和中断设计角度如何准备？

作为去年秋招拿下FPGA offer的学长，我建议你从协议拆解入手。AXI-Lite本质是寄存器读写总线，I2C控制器说白了就是一组寄存器映射：控制寄存器（使能、时钟分频、启动/停止）、状态寄存器（忙标志、应答位、中断标志）、发送/接收数据寄存器。状态机分两层，顶层是AXI-Lite的读写响应，底层是I2C的SCL分频和SMA采样。中断实现很简单：在I2C状态机里检测到传输完成或仲裁丢失时，置位中断寄存器对应位，然后通过AXI-Lite的中断输出信号直接接到PS的中断控制器，不需要自己做优先级。面试时重点画时序图，把SCL的时钟分频计数器、SMA数据在SCL高电平采样、以及AXI-Lite写寄存器后触发I2C启动这几个关键点讲清楚。项目举例可以拿Zynq上挂个ADT7420温度传感器，用Vivado的ILA抓AXI-Lite和I2C波形对比，这样面试官会觉得你有动手能力。

作为一名在通信公司做了三年FPGA的工程师，我提醒你注意两个坑。第一个是跨时钟域：AXI-Lite时钟（一般100MHz~150MHz）和I2C的SCL时钟（100kHz~400kHz）频率差太多，寄存器写操作必须用双级触发器同步或者握手信号，否则状态机可能误触发。第二个是仲裁逻辑：I2C总线支持多主控，你的控制器必须实现SCL线与检测和SMA数据冲突检测，这个状态机要留一个仲裁丢失状态，中断里要能上报仲裁失败。面试官问中断设计时，别只想着挂到AXI-Lite中断寄存器，还要说清楚中断类型——是单次传输完成中断还是连续模式中断，以及如何通过控制寄存器清中断。项目举例可以用Xilinx的I2C IP核做对比，说明你理解为什么官方IP把时钟分频和时序控制放在一个独立模块里，这样显得你有工程思维。

我是FPGA面试官，直接告诉你考察点。应届生最容易犯两个错误：一是把I2C时序和AXI-Lite时序混在一起写，导致状态机嵌套太深；二是中断设计只考虑功能不考虑性能。正确思路是把I2C控制器拆成三个独立模块：AXI-Lite接口模块（处理寄存器读写和中断输出）、I2C核心状态机（管理SCL时钟分频、SMA数据采样、起始停止条件）、时钟分频模块（用计数器产生SCL时钟使能信号）。中断设计要分清楚电平触发和边沿触发——I2C传输完成用边沿触发，仲裁丢失用电平触发，这样PS端处理中断时不会丢失事件。面试时你如果能画出AXI-Lite写寄存器后触发I2C启动、然后I2C状态机返回应答位到状态寄存器、最后产生中断的时序波形图，基本就稳了。项目举例可以提你在Zynq上实现过一个I2C控制器读取温度传感器，并在中断服务程序里用AXI-Lite读取数据寄存器，然后通过串口打印温度值，这样面试官会觉得你有系统级思维。

我是秋招拿过FPGA offer的学长，分享一个从波形反推代码的笨办法，对面试很有用。别急着写状态机，先打开Vivado的波形仿真，把I2C的SCL和SDA时序画出来，标出起始条件、数据字节、应答位和停止条件；然后对照AXI-Lite的写时序图，把寄存器地址和数据映射到这些关键点上。比如你定义控制寄存器地址0x00，写0x01触发启动，I2C状态机检测到启动请求后，就按SCL分频计数器走，每4个系统时钟翻转一次SCL，同时SDA在SCL低电平时更新数据。中断设计更简单：在I2C状态机里设一个done信号，接到一个寄存器位，再通过AXI-Lite的中断输出线直接拉到Zynq的PS端。面试官常问的陷阱是，中断标志位必须由软件通过AXI-Lite写1清0，否则会一直触发。项目举例可以提你用ILA抓过ADT7420温度传感器的读取波形，发现SCL毛刺是因为没加双边沿同步器，修复后才稳定。这种从实际问题反推思路的方法，比背模板更能打动面试官。

我在外包公司带过几个应届生，发现他们最怕的是把协议转换想得太玄乎。其实I2C控制器挂AXI-Lite，核心就是个寄存器桥。你从顶层看，AXI-Lite负责把地址和数据转成内部寄存器写使能，I2C核心模块只读这些寄存器的值来驱动SCL和SDA。状态机可以拆成三层：顶层是AXI-Lite的读写响应机，中间层是I2C主状态机，底层是SCL时钟分频计数器。中断挂在中间层，当状态机进入停止状态或仲裁丢失状态时，置位中断寄存器，AXI-Lite模块检测到中断标志后，通过中断输出线通知PS。面试时有个容易忽略的点：I2C的SCL时钟分频值必须通过AXI-Lite寄存器配置，否则你写死的话，不同主频的Zynq板子就不兼容。你可以拿一个具体例子说，在Artix-7上实现过读取BMP280传感器，SCL分频值设为50MHz/400kHz=125，但实际为了留裕量设了130，这样面试官会觉得你有工程调优意识。

作为面试过几十人的FPGA工程师，我建议应届生别只盯着代码，先理清楚AXI-Lite和I2C的带宽匹配问题。I2C只有400kbps，AXI-Lite通常是百兆级别，这意味着中断设计的关键不是快，而是防止丢失。正确做法是：I2C每完成一个字节传输，就置位一个中断位，PS端的中断服务程序必须读走数据寄存器并清中断，才能开始下一字节。如果PS处理太慢，I2C的SCL会被拉低等待，这就是时钟拉伸的硬件实现。面试时你可以画一个时序图，展示I2C字节传输完成后，SCL保持低电平直到寄存器被读走，然后SCL恢复高电平继续下一字节。状态机里要加一个wait_for_clear状态，当检测到中断标志被软件清零后才退出。这个设计点能体现你对中断响应延迟的理解。项目举例可以说你在Zynq上做过一个I2C扫描仪，用AXI-Lite中断批量读取多个从机地址，发现仲裁丢失时通过中断上报错误状态，然后软件重试。这种实际调试经验比纸上谈兵更有说服力。

我是在校招阶段用这个I2C控制器项目拿到offer的，说说我当时的准备思路。第一步不是写Verilog，而是先在纸上画出AXI-Lite的写时序和I2C的完整帧结构，把两者之间的数据流对应清楚：AXI-Lite写一个字节到发送数据寄存器，I2C状态机检测到控制寄存器的启动位后，就把这个字节按SCL分频节奏串行移出。中断方面，我在I2C状态机里单独拉了一个done脉冲，接到一个AXI-Lite可读的中断状态寄存器上，PS端的中断服务程序先读这个寄存器确认中断源，再写1清标志。面试官当时追问了我一个细节：如果I2C正在传输时PS又写了一个新的启动位到控制寄存器怎么办？我的回答是在状态机里加一个busy标志位，PS通过AXI-Lite读状态寄存器看到busy为1就等待，这个设计直接体现了你对总线握手和状态互斥的理解。项目举例我用的是Xilinx的PYNQ-Z2板子，挂了一个LM75温度传感器，在Vitis里写了个裸机中断服务程序，每100ms读取一次温度，用ILA抓出SCL和中断引脚的波形，面试时直接展示截图很有说服力。

我是芯片公司里做数字IC验证的，从验证角度给你一个反推设计的建议。不要只盯着RTL怎么写，先想清楚你的I2C控制器作为DUT，验证环境里怎么用AXI-VIP来驱动它。这个视角能帮你提前避开很多坑：比如AXI-Lite的寄存器地址映射必须连续且对齐，否则VIP的burst传输会出错；I2C的SCL时钟分频值是通过寄存器配置的，验证时要跑多个分频比下的边界情况。中断设计这块，验证环境里最常测的是中断风暴——连续触发多次I2C传输完成中断，看你的中断状态寄存器是否丢失事件。正确的做法是中断状态寄存器用set by hardware、clear by software的机制，并且中断输出是电平信号而非脉冲，这样PS中断控制器采样时不会漏。你在面试时如果能主动提到：我会在状态机里把中断产生和中断清除做成两个独立逻辑，中断产生由I2C传输结束触发，中断清除由AXI-Lite写1操作触发，并且中断输出在清除之前一直保持高电平。这比单纯说'挂个中断寄存器'要扎实很多。

我是做嵌入式系统集成的，用Zynq调过不少外设驱动，分享一个工程视角。应届生最容易忽略的是AXI-Lite的地址译码和I2C的时钟域分离问题。你写Verilog时，AXI-Lite接口模块工作在主时钟域（比如100MHz），I2C核心模块工作在SCL时钟域（100kHz），这两个域之间交换数据必须做同步处理。我的做法是把AXI-Lite的寄存器写操作先存入一组双口RAM，I2C核心模块用SCL的使能信号去采样这些寄存器的值，读回的状态和数据则通过两级触发器同步回AXI-Lite时钟域。中断信号更简单，直接用I2C域产生的脉冲在AXI-Lite时钟域打两拍，然后作为电平中断输出到PS。面试时你把这个跨时钟域方案画出来，比单纯讲状态机更显工程能力。项目举例我做过一个多传感器采集系统，用同一个I2C控制器轮询读取四个不同地址的温度传感器，关键在于控制寄存器里要有一个从机地址字段，每次启动传输前PS先写地址到寄存器，这涉及I2C的START+ADDR+ACK完整帧，面试官会喜欢听到你考虑到了多从机寻址的场景。

我是做FPGA验证的，从另一个角度聊聊——你准备面试时，别只盯着RTL怎么写，试着站在验证工程师的立场去反推设计。面试官往往更看重你能否预见到验证阶段的痛点。比如AXI-Lite的寄存器映射，你如果只是简单地把控制寄存器地址0x00、状态寄存器0x04、数据寄存器0x08这样连续排布，验证时用AXI-VIP发一个burst写操作，很可能因为地址对齐问题（比如数据寄存器地址0x08不是32位对齐的）导致VIP报错。所以设计时就要保证所有寄存器地址按32位对齐，且读写属性清晰。中断这块，验证环境里最常测的是中断清不掉的情况：I2C传输完成后中断置位，PS端读走数据后写1清零，但如果你的状态机里中断清除逻辑和I2C核心状态机没有同步好，可能清完又立刻置位，导致PS陷入中断风暴。我建议你在状态机里单独设一个中断清除握手信号，只有当I2C核心模块确认当前传输已完全停止时，才允许软件清中断。面试时你主动提到这个验证视角，能明显拉开和其他应届生的差距，因为这表明你考虑过从设计到测试的全流程，而不仅仅是手敲代码。