我是大三电子专业的，今年想冲FPGA大赛国赛，选了基于Zynq的实时视频目标检测方向。看往届获奖作品，大家很多用了YOLO或SSD精简版，但我在实现时发现BRAM不够用，AXI总线带宽也总卡瓶颈。学长说备赛时最常踩的坑是数据流没规划好，还有HLS和Verilog混用时的时序问题。能不能具体讲讲从算法选型、硬件架构到调试流程，怎么一步步避开这些坑？另外，仿真验证阶段要注意什么，才能保证上板不翻车？
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BRAM不够用就老老实实做层间复用，别想着一次把整张feature map全存下来。行缓冲切小块，乒乓操作把外部DDR带宽吃满，比死磕BRAM划算得多。
其实最容易被忽视的坑是仿真阶段的覆盖率。很多人HLS写个C测试就跑上板，结果边界条件一碰就崩。建议你上Cocotb做协同验证，把输入图像的边缘像素、全黑帧、帧率抖动这些边界情况都覆盖到。另外，AXI带宽卡的话，看你的DMA是不是用了scatter-gather模式，单通道连续传输很容易撞上DDR刷新周期，加个简单的写缓冲就能缓解。算法选型上，MobileNet-SSD的深度可分离卷积在Zynq上反而容易因为LUT不够而变慢，不如直接上Tiny YOLO的常规卷积加剪枝，更省资源。你目前用的开发板是PYNQ-Z2还是ZCU104？不同板子DDR带宽差很多，建议先确认一下。
说个很多人栽过的坑：HLS和Verilog混用时，接口时序对不上。比如HLS生成的AXI-Lite握手信号和你在Verilog里写的状态机没对齐，上板后寄存器读出来全是错的。解决办法是在HLS里用`#pragma HLS INTERFACE`明确指定协议类型，然后在Verilog侧用简单的计数器延迟一拍做同步，别信HLS自动生成的时序报告。另一个常见问题是数据流规划——很多人以为把YOLO的卷积层全串起来就行，结果中间层的feature map太大，DDR带宽撑不住。实际做法是让卷积和池化交替流水，每算完一层直接降采样，减少中间存盘。仿真阶段我建议你除了Cocotb，再加个AXI VIP（Verification IP）做总线级仿真，专门测读写冲突。上板前先用ILA抓关键信号的握手时序，确认没有毛刺或欠采样。最后提一句备赛节奏：别把时间全耗在算法调优上，硬件架构定型后留至少一周做时序收敛和布局布线优化，很多队就是栽在最后一步时序违例上。你现在的算法精度目标是多少mAP？如果是竞赛场景，0.65以上就够用了，优先保帧率。
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