最近在准备FPGA校招面试，看到好多面经里都提到手撕Verilog实现视频缩放加速器。我知道双线性插值需要行缓冲来存相邻两行像素，但面试官总爱追问流水线深度怎么算、数据依赖怎么处理、AXI4-Stream握手信号怎么插入才能不丢数据。有没有大佬分享下实际面试中被问到的细节？比如行缓冲用BRAM还是寄存器，怎么优化延迟？
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说实话，面试官问行缓冲深度的时候，核心是想看你有没有真的理解像素坐标与插值窗口的对应关系，而不是背一个数字。双线性插值确实只需要两行缓冲——因为你想一下，目标像素的灰度值由它在原图上最近的四个邻点决定，这四个点横跨两行，所以你至少得同时握有当前行和上一行。但面试官接着就会追问：那流水线深度怎么算？这里容易犯的错是把行缓冲本身的延迟和插值计算级数混为一谈。正确的做法是先画出数据流图：像素从AXI4-Stream进来，第一个阶段是写入行缓冲并同时读出当前行与上一行对应列的值，这里行缓冲用BRAM更省LUT，因为BRAM自带双端口，读写同时进行，深度只要设成图像宽度就行。第二个阶段是做权重计算和插值运算，这步一般需要一到两个时钟周期，取决于你乘法器和加法器是否全流水。第三阶段是输出像素并拼装AXI4-Stream的tdata和tlast。所以流水线深度通常是3个stage，但如果你把BRAM读延迟算进去，可能会多一个周期。面试官更在意的是你能不能解释清楚valid-ready握手怎么插入：每个stage输出都带valid，上一级valid为高且下一级ready为高时才允许数据更新，这样就天然实现了背压。如果你在行缓冲读端口也加了握手，注意读使能必须等到valid-ready都有效才能拉高，否则会丢失数据。常见误区是以为行缓冲一定要用寄存器堆，其实对于1080p这种宽度，BRAM只用几千比特，比寄存器省太多面积，而且BRAM的读延迟固定，只要在时序约束里考虑进去就行。另外，面试官可能会让你算一下：如果目标缩放比例是0.5x，行缓冲深度还是图像宽度吗？其实是的，因为双线性插值每次需要四个像素，这四个像素列坐标可能跨列，但行坐标始终只跨两行，所以深度不变。只是坐标生成逻辑需要额外处理步长和初始偏移。最后建议你准备一个手绘的流水线架构图，把valid-ready信号线标清楚，面试时边画边解释，效果比纯口述好很多。你现在有实际跑过仿真了吗？还是只在理论层面推过？
行缓冲用BRAM还是寄存器？面试官其实就想听你算一笔账：图像宽度超过多少时BRAM更优。通常实战中1024以上就别想寄存器了，除非你公司流片不在乎面积。
校招面试手撕视频缩放，其实考察的重点不是缩放算法本身，而是你对AXI4-Stream握手规则和流水线数据依赖的直觉。双线性插值的行缓冲深度固定为2行，这个结论很直接，但面试官紧接着就会问：你怎么保证行缓冲里的数据是同步更新的？常见做法是把行缓冲设计成乒乓结构或双端口BRAM，一个端口写当前行，另一个端口同时读上一行和当前行。注意这里有个坑：读地址必须比写地址滞后一拍，否则读到的还是旧数据。流水线我习惯分成四段：第一段接收并缓冲输入像素，第二段从行缓冲读出四个邻点，第三段做权重乘法，第四段求和并输出。每一段之间用valid-ready握手机制隔开，这样即使下游反压，数据也不会丢失。如果你能画出一个带握手信号的状态机图，面试官基本就满意了。不过你要小心，有的面试官会追问：如果输入分辨率是动态变化的，行缓冲深度怎么配置？这时候你需要提到参数化设计，把行缓冲深度定义成可配置的寄存器，或者在初始化时从AXI4-Lite配置接口写入。建议你提前在Vivado里搭个小工程验证一下时序，面试时提到这个会加分很多。你目前是在准备实习面试还是正式校招？
行缓冲深度等于窗口行数减1，双线性插值窗口是2×2，所以深度=2行。但面试官真正想看的是你怎么把这个2行和流水线stage数对应起来。我面试时画了一个三段流水：第一段从AXI4-Stream收像素，写入行缓冲的BRAM，同时读出上一行和当前行对应列的两个像素，这里读地址比写地址晚一拍，避免读刚写的数据；第二段收齐四个邻点，做权重乘法和加法，这个stage内部还可以插寄存器拆成两拍，看时序紧张程度；第三段输出插值结果并拼装tlast/tuser。每个stage之间都挂valid-ready，这样反压时上一stage的valid拉低，数据憋在流水线寄存器里不会丢。有个容易被忽略的点：如果输入分辨率可变，行缓冲深度必须是最大值，否则换分辨率时BRAM地址会溢出。你可以提前跟面试官确认一下，他们问的是固定分辨率还是动态分辨率场景？
我个人觉得面试官追问流水线深度，其实是在看你对数据依赖图的敏感度。双线性插值的依赖关系很简单：计算一个输出像素需要原图上连续的4个像素，分布在第N行和第N+1行的同一列以及相邻列。这意味着你必须同时持有两行数据，所以行缓冲深度为2行。但流水线深度并不等于缓冲深度，它取决于你每个时钟周期能处理几个像素。常见做法是输入一个像素拍一拍，输出一个像素也拍一拍，所以流水线深度大约在4到6个周期：1拍写BRAM+读BRAM，1到2拍做差值运算，1拍输出。面试官真正关心的是你能否在画图时把valid-ready信号正确地穿插进去。我建议你先把数据流图画出来，然后在每个寄存器边界加上valid和ready的生成逻辑：当前级valid和后级ready同时为高时，数据才向右传播，否则当前级数据保持，后级数据不变。这样即使下游突然反压，整条流水线也只是暂停，不会丢数。另外行缓冲用BRAM还是寄存器，取决于图像宽度。一般1024像素以上用BRAM划算，因为BRAM自带双端口且省LUT，而寄存器方案在宽度小时逻辑简单但面积大。你可以算一笔账：一个BRAM能存512x18bit，对于1080p的一行1920像素，用两个BRAM就够了，换成寄存器要几千个触发器，布线也麻烦。所以面试官问这个，是想看你有没有工程上的成本意识，而不是只会背书。
行缓冲深度固定2行，用BRAM实现，流水线分三段加valid-ready握手。面试官要的不是精确数字，是你画图时能不能讲清楚读地址比写地址晚一拍这个细节。你画出来，他就不追问了。
面试官盯着行缓冲深度问，其实不是要你背一个数字，而是想听你怎么把2行这个结论和流水线画出来。我的做法是：先画一个三阶段流水线，第一阶段写BRAM并读出两行像素，这里读地址比写地址晚一拍；第二阶段做权重系数乘法和加法，可以插一级寄存器拆成两拍，看时序余量；第三阶段拼装tlast/tuser输出。每个阶段之间挂valid-ready握手，反压时数据憋在流水线里不丢。画完图之后，面试官一般会追问BRAM深度能不能动态配置——你直接说用参数化设计，实例化时传入图像宽度最大值即可。你目前面试遇到的追问，是集中在握手信号时序上，还是权重计算那一块？
行缓冲深度2行这个结论，其实是从插值窗口大小推导出来的，但面试官真正想考的是你知不知道为什么不能只用1行。双线性插值需要同时持有第N行和第N+1行的像素，所以至少两行。常见误区是有人把行缓冲深度算成窗口高度，其实应该是窗口高度减1，因为当前行正在被写入时，上一行已经被读过了。流水线深度我习惯分四段：第一段收像素并写入BRAM，第二段从BRAM读出四个邻点，第三段做权重乘法，第四段求和并输出。每一段之间用valid-ready隔开，这样即使下游反压，数据也不会丢失。有个容易被忽略的细节：如果输入分辨率可变，行缓冲深度必须按最大宽度设置，否则换分辨率时BRAM地址会溢出。另外，面试官有时会追问BRAM和寄存器怎么选——你可以算一笔账：图像宽度超过1024时，用BRAM省LUT；宽度很小比如128以下，用寄存器反而更简单。你目前在准备的是固定分辨率的场景，还是动态分辨率？
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