2026年，FPGA工程师面试被问如何用Verilog实现一个基于AXI4-Stream的实时视频锐化加速器，Sobel算子和流水线怎么设计才能不丢帧？

校招准备最怕的就是把面试当竞赛题做，其实面试官问这个题，核心是想看你对流水线吞吐和BRAM资源这两个矛盾的取舍有没有概念。先讲行缓冲设计——1080p视频一行1920像素，8bit灰度的话，一个Line Buffer需要1920字节，用BRAM18K可以放9行，但Sobel只需要3行，所以一般用3个Line Buffer，每个深度1920，宽度8，用BRAM实现时注意选真双口模式，读写时钟同源，这样你写地址是当前行像素计数，读地址是写地址-1或者-2，就能同时读三行数据。省BRAM的关键在于位宽：如果你RGB三通道都做，每个通道单独3行Buffer，那光行缓冲就得9个BRAM，可以改成只对亮度Y做Sobel，UV通道直接旁路，或者把三个通道的行缓冲合并成一个深度1920宽度24的BRAM，读的时候按字节拆开。流水线级数上，纯Sobel需要3个时钟：第一级取窗口像素（从Line Buffer读三个点，加上当前行两个点，共5个点），第二级做Gx/Gy绝对值相加，第三级阈值比较和原图叠加。但为了不丢帧，你要保证AXI4-Stream的ready握手信号能反压，所以通常会在输入输出各加一个FIFO做跨时钟域和速率匹配，FIFO深度设成一行像素就够。锐化系数用移位实现的话，比如原图乘以3/4再加边缘图乘以1/4，可以写成 (original<<1 + original)>>2 + (edge>>2)，这样只用移位和加法，面试官看到这个会很满意。最后代码框架只要写清楚三个模块：LineBuffer、SobelCore、SharpenMix，每个模块的端口用AXI4-Stream的tvalid/tready/tdata/tlast连接，面试时画出时序图说明一拍也没丢就行。你现在的瓶颈是BRAM还是逻辑资源？或者你打算用哪个开发板验证？

另外注意，面试官很可能追问：如果输入分辨率是4K怎么办？你可以说改用URAM或者DDR做行缓冲，但面试现场一般不会让你写URAM，说清楚BRAM的极限就行。

说一个容易被忽略的点：AXI4-Stream的tlast信号一定要处理好。很多人写Sobel加速器只关注像素运算，忘了在输出端根据行尾和帧尾产生tlast，结果下一级模块（比如VDMA）因为收不到行结束标志而卡死。建议在顶层模块里做一个简单的行计数器，每完成一行像素输出就拉高一个时钟的tlast，帧尾用tlast配合tuser（或者单独一个帧有效信号）来标识。面试官如果看到你主动提tlast的处理，比你把Sobel系数背得滚瓜烂熟更加分。另外，面试手撕代码时别写完整的工程，只要给出LineBuffer的读控制状态机、Sobel窗口的数据通路，以及叠加时如何用移位实现锐化系数（比如alpha取1/4时用右移2位），再说明FIFO深度怎么定就行。你打算用纯Verilog还是SystemVerilog写接口？这会影响你声明结构体的写法。

说实话，这个题面试官最想看的不是你把Sobel矩阵背得多熟，而是你对AXI4-Stream握手机制和背压处理有没有肌肉记忆。我当年校招被问类似题，一上来就画Line Buffer结构图，结果面试官打断说：你先告诉我，上游发来数据时tvalid和tready怎么配合，如果下游反压了，你的锐化核能不能在三个周期内停住流水线？我当时就卡住了。后来复盘才明白，实时视频不丢帧的关键是流水线每一级都要能处理ready拉低的情况，最简单的方法是在Sobel计算模块入口加一个两级深的FIFO做弹性缓冲，深度不用大，存两行像素就够了，这样即使下游偶尔反压，上游也不会丢数据。至于行缓冲省BRAM，你提到1080p，一行1920像素，如果用三个Line Buffer每个深度1920，单个BRAM18K只能存900字节左右，所以一个行缓冲至少要用两个BRAM拼接。省资源的方法是只对亮度Y通道做Sobel，UV直接旁路，这样行缓冲从三个通道变成只做一个，BRAM用量直接降到原来的三分之一。锐化系数用移位实现很简单，alpha取1/4就右移2位，取1/8右移3位，但要注意原图叠加时可能会有负数，要用饱和截位，不能用Verilog的默认溢出。代码框架的话，我建议你写一个三级的流水线状态机：第一级读行缓冲并锁存三个相邻像素，第二级做Sobel卷积和梯度计算，第三级做原图叠加和tlast/tuser输出。面试手撕时别写完整工程，把这三级的握手信号和行计数逻辑画清楚就够了。最后问一句，你打算用纯Verilog还是SystemVerilog写接口？这会影响你声明FIFO和状态机的方式，如果是SV可以用interface简化很多连线。

行缓冲省BRAM最直接的方法：只用亮度通道，别三通道都做。面试官听你说出这个，比你把流水线级数背出来更管用。

关于不丢帧，其实有个容易被忽略的点：AXI4-Stream的tlast信号一定要和行计数器对齐。很多人写Sobel加速器时只关注像素运算，忘了在输出端根据每行的最后一个像素产生tlast，结果下一级VDMA因为收不到行结束标志而一直等待，最终导致整帧数据卡死。我的做法是在顶层模块里用一个行计数器，每当像素坐标到达行尾（比如1920个像素）就拉高一个时钟的tlast，同时用tuser信号标记帧首。面试官听到你主动提这个细节，通常会觉得你有工程意识。另外流水线级数我建议分四级：输入缓冲、行缓冲读控制、Sobel窗口计算、叠加与输出。四级流水线在200MHz时钟下处理1080p60完全没问题，每级之间用一个valid-ready握手寄存器隔开就行。代码框架可以从一个简单的行计数器开始写，别一上来就搞复杂的DMA接口。

面试官问这个题，其实不是真要你当场写出完整的Sobel加速器，而是想看你有没有意识到「实时视频不丢帧」这个约束对设计的影响。我建议你回答时先别急着画Line Buffer结构，而是先讲清楚AXI4-Stream的反压处理：每一级流水线入口都要有一个valid-ready握手寄存器，当下游tready拉低时，本级必须能在一个时钟内停住输出，同时把输入端的tvalid也拉低，这样上游才会停止发送。否则你流水线算得再快，下游一卡住，中间几级还在往外推数据，丢帧就发生了。具体到Sobel锐化，流水线我习惯分五级：第一级输入捕获与行缓冲写操作，第二级从三个Line Buffer同时读三行数据并组成3×3窗口，第三级做Gx和Gy的绝对值加法（这里可以省掉乘法器，用移位加加法实现），第四级做原图与边缘图的加权叠加（锐化系数用右移实现，比如alpha=1/2就用右移1位），第五级输出与tlast/tuser生成。省BRAM的关键在于：如果你只做灰度锐化，只用一个8位宽的Line Buffer，三行加起来才三个BRAM18K，1080p一行1920像素完全够用。要是面试官追问RGB三通道，你可以说把三个通道的行缓冲合并成一个24位宽的BRAM，读写地址共用，这样BRAM数量还是三个而不是九个。另外有个小风险：行缓冲的读地址要用写地址减去一个固定偏移量，但刚上电时前两行数据还没写满，这个偏移量会导致读出无效值，所以记得在状态机里加一个行数计数，前两行直接输出原图不处理。你目前手头有能跑仿真的Sobel模块吗？还是只停留在看面经的阶段？

省BRAM其实很简单：别三通道都做Sobel，只对亮度通道做，UV旁路。面试官听到这句，比你把流水线级数背出来更管用。

我换一个角度说吧——你问「流水线要分几级才能不丢数据」，这个问法本身就有点危险。因为丢不丢帧不是由流水线级数决定的，而是由你每一级能不能正确处理背压决定的。面试官真正想看的是你有没有被AXI4-Stream的valid-ready握手协议训练出肌肉记忆。我给你一个具体的例子：假设你的Sobel加速器有三行缓冲，每来一个像素，你要同时从三个Line Buffer里读出三个像素，再加上当前输入的像素，组成3×3窗口。但如果下游突然拉低tready，你的输出级卡住了，这时候当前像素已经写进了行缓冲，可窗口计算级还在等下一行数据吗？不，你应该让整个流水线都停住，包括输入捕获级，否则行缓冲的写地址会一直往前走，和读地址的偏移量错位，下一帧恢复时数据就全乱了。正确的做法是在每一级之间放一个两级深的FIFO做弹性缓冲，深度不用大，能存两行像素就够了——这样当下游反压时，上游还能继续接收两行数据，不会立刻反压到视频源。等到FIFO快满时，再把tready拉低，让视频源停发。这个FIFO可以用BRAM实现，深度设成21920=3840，宽度8bit，一个BRAM18K刚好能存两行。你可能会问，那行缓冲还需要BRAM吗？需要，但行缓冲和弹性缓冲可以共用同一个BRAM，你只要把BRAM分成两个区域：前1920字节做行缓冲，后1920字节做弹性缓冲，读写地址各自管理就行。这样总BRAM用量反而比分开实现更省。至于锐化系数用移位实现，alpha=1/2时右移1位，alpha=1/4时右移2位，叠加公式是out = ori + (ori – edge) / alpha，注意这里除法用移位代替，但移位只能做整数除法，所以边缘图先左移再右移精度会更好。你准备用Vivado还是Quartus做综合？不同工具对BRAM的推断规则不太一样，这个会影响你的代码写法。