2026年FPGA校招，面试官问如何用Verilog实现一个AXI4-Stream的实时HDR图像融合加速器，多曝光帧对齐和权重计算怎么设计流水线？

面试官问HDR融合，核心其实不是让你现场调出一套能综合的代码，而是看你对资源-延迟-精度三角的取舍有没有直觉。块匹配在FPGA上比光流友好得多，光流需要迭代求解，流水线深度和乘法器数量很容易失控，块匹配只要一个搜索窗和SAD累加器，用双端口BRAM做滑窗就能搞定。权重计算建议用查找表，把曝光差异映射成权重系数，查一次只要一个周期，硬算除法和指数在FPGA上太贵。流水线关键是把三帧对齐、权重生成、加权求和做成三级半静态流水，每级之间用AXI-Stream ready/valid握手，中间插FIFO做深度缓冲防止背压丢帧。你还要注意对齐模块的搜索范围别设太大，一般±8像素就够了，不然BRAM吃不消。多说一句，面试官可能追问你块匹配的边界处理——你是补零还是截断？建议答补零，虽然多耗一点逻辑，但图像边缘不会出现黑边。你们公司用的传感器是卷帘快门还是全局快门？这会影响到你帧对齐的假设前提。

这个问题我在实习时踩过坑。你的回复里大概不会有人告诉你，面试官真正想听的不是你背出块匹配比光流省资源这种结论，而是你理解为什么在FPGA上做实时HDR融合时，块匹配的搜索策略必须和权重计算联动设计。很多人把对齐和权重当成两个独立模块，结果对齐做完了才发现权重计算需要曝光时间差这个元数据——但你从AXI-Stream进来的像素流里是没有曝光时间标签的，你得在帧起始时用sideband信号传过来，或者在DDR里预存一个metadata表。所以流水线的第一个动作不是做匹配，而是解析tuser信号提取帧ID和曝光参数。权重计算用查找表是对的，但查找表地址不能只靠当前像素值和参考帧像素值，要加上曝光比这个维度，否则过曝/欠曝区域的权重会出错。具体做法是把三帧的亮度归一化到同一量纲，再查一个256×4的ROM。流水线深度我建议五级：帧同步与元数据提取、块匹配SAD计算、运动矢量滤波（中值3×3）、权重查表、加权累加归一化。每两级之间用寄存器打拍，不用FIFO，因为这是纯组合逻辑链，靠valid链式传递就能保序。最后一级的归一化需要除法器，但可以用移位近似代替——除以2的幂次方，权重合为1就行。你提到不丢帧，那就要在输入AXI-Stream端挂一个双帧缓冲，用乒乓操作保证后级处理完一帧前不会覆盖上一帧数据。另外面试官大概率会问你，如果三帧中有两帧对齐误差大于2个像素怎么办，你可以答加一个运动检测阈值，超过阈值就只保留中曝光的那一帧做单帧输出，这是工业界常见的fallback策略。

块匹配+查找表，五级流水线打拍，AXI-Stream握手链别断。对齐搜±8像素，权重查ROM，归一化用移位。重点说清边界补零和帧元数据怎么传就行。

说实话，这个问题我在去年秋招准备时也反复练过，你问的块匹配 vs 光流法其实面试官心里早就有答案——FPGA上光流法那套迭代求解，光乘法器数量就能把你片上DSP吃光，更别提流水线深度和收敛判断逻辑带来的控制复杂度。块匹配才是实际工程里能落地的方案，关键不在于选哪个，而在于你怎么把搜索窗和SAD累加器和AXI-Stream的握手信号绑在一起。我建议你从顶层模块开始画数据流图：第一级用双端口BRAM做滑动窗口缓存，每次进来一个像素就更新窗口内数据，同时计算与参考帧对应位置的SAD；第二级比较器找出最小SAD对应的偏移量，然后根据偏移量从参考帧BRAM里读对齐后的像素值；第三级权重计算用查找表，把当前像素和参考帧像素的亮度差值加上曝光比组合成地址，查一个预先烧好的ROM；最后一级加权求和。流水线之间全部用ready/valid握手加FIFO深度缓冲，注意FIFO深度至少要能覆盖对齐模块的搜索等待周期数。还有一个坑是边界像素——搜索窗超出图像范围时，你打算复制边缘还是补零？补零会更简单，但面试官可能会追问补零对边缘融合质量的影响，你得知道补零会让边缘权重计算偏向参考帧，导致融合结果在边界出现亮度跳变。如果你能再提一嘴可以用帧元数据里的曝光时间比来归一化亮度，而不是直接用像素值查表，面试官会觉得你考虑到了动态范围扩展的本质。另外，你提到延迟最低——那流水线里千万别用全局复位去清空FIFO，用flush信号配合tlast做帧间重置就行，否则每一帧结束都会多浪费几十个周期。追问一句：你练习时用的仿真工具是Vivado Simulator还是Modelsim？不同工具对AXI-Stream的ready/valid随机背压仿真支持不一样，容易踩坑。

块匹配+查找表是正解，光流在FPGA上就是给自己找麻烦。记得把曝光比加进权重表地址里，不然过曝区域权重全错。别的没啥，面试官听你说到sideband传元数据就过了。

个人感觉你没必要在面试时把整个流水线Verilog代码背下来，面试官更想听你对资源取舍的判断逻辑。比如对齐模块的搜索范围，你说±8像素，但得解释为什么是±8——因为多曝光帧之间的位移主要由手抖引起，一般不会超过4个像素，留余量到8就够了，再大BRAM翻倍但收益微乎其微。权重计算用查找表还有个好处是你可以离线用matlab算好最优权重曲线，现场直接查，比硬算除法节省至少几十个LUT。流水线设计上，我建议你别把三帧对齐做成三个独立模块，共用一个搜索窗控制器轮流处理参考帧，这样能省BRAM。最后提醒一句：面试官大概率会问你怎么验证功能正确性，你可以说用python生成三帧模拟图像和golden数据，然后让Verilog仿真结果和python算的PSNR对比，差小于1dB就算过。这个回答比光讲代码框架更能体现工程思维。

面试官听你说到块匹配用搜索窗+SAD累加器，再补一句边界补零和权重查找表，基本就过关了。光流法在FPGA上属于自找麻烦，乘法器不够用。

我秋招时被问过类似题，当时我画了个五级流水线框图：第一级解析tuser提取帧ID和曝光比，第二级双端口BRAM做滑动窗口存参考帧像素，第三级计算SAD找最小偏移量，第四级用偏移量从参考帧BRAM读对齐像素，第五级查ROM权重并加权求和。面试官接着追问了BRAM深度怎么定——我说搜索窗±8像素，窗口大小17×17，每个像素12bit，BRAM深度按一行宽度算，再用双口同时读写实现滑窗更新。权重ROM地址我给了两个维度：当前像素和参考帧像素的亮度差，加上曝光比编码成2bit，总共10bit地址，查256×8的ROM。归一化用移位代替除法，因为权重总和是2的幂次。他听完没再问细节，转而问我如果输入帧率是60fps，带宽够不够——这题就是考AXI-Stream握手和FIFO深度计算了。说实话，面试官更看重你有没有从系统角度考虑问题，而不是背代码。你准备时不妨多想想资源边界条件，比如搜索范围为什么是±8，权重表精度为什么选8bit，这些才体现工程直觉。顺便问一句，你手头有现成的仿真测试bench吗？没有的话建议用python生成三帧模拟图像，和modelsim联合跑对比PSNR，面试时提一嘴很加分。

块匹配的核心不在于匹配算法本身，而在于怎么把搜索窗和AXI-Stream的像素流绑定。我的做法是在参考帧路径上放一个双端口BRAM做行缓存，每进来一行像素就更新窗口，同时和当前帧对应位置的像素计算SAD。窗口大小17×17意味着至少需要16行缓存，如果图像是1080p，单是BRAM就要吃掉不少资源，所以搜索范围别贪大，±8足够。权重计算用查找表确实省事，但注意权重表地址要包含曝光比，否则过曝区域全给低权重，融合结果会偏暗。流水线深度控制在五级以内，每级之间用valid-ready打拍，别插太多FIFO，否则latency会超标。面试官如果追问边界处理，就说补零，虽然边缘几行对齐精度下降，但总比黑边好看。你现在的综合工具跑过资源评估了吗？没跑的话建议先用Vivado快速综合一下，心里有个数。