2026年FPGA校招，面试官问如何用Verilog实现一个基于AXI4-Stream的实时视频缩放加速器，双线性插值的行缓冲怎么设计才能省BRAM？

双线性插值的行缓冲深度其实取决于缩放比例中的最大垂直插值窗口，一般就是两行。你非要说动态调整，那本质上是根据缩放比例决定要不要缓存更多行来做多相插值，但面试官更想听的是你知不知道行缓冲可以用双口RAM ping-pong、以及把图像宽度参数化成可配置，而不是真的写个动态深度。

面试官问BRAM深度，表面是考行缓冲，实际是考你对AXI4-Stream握手和流水线延时的理解。我去年秋招被问过类似问题，当时我说了三点：第一，双线性插值只需要两行缓存，但缩放比例若为分数（比如0.6倍），垂直方向需要根据相位选择相邻两行，所以深度固定为图像宽度，不需要动态调深度，而是动态调读取地址。第二，省BRAM的常见做法是改用分布式RAM缓存一行以内的小分辨率，或者用移位寄存器打拍代替行缓冲，但代价是逻辑资源翻倍，面试官往往期待你主动权衡。第三，要防丢帧就必须保证行缓冲的写使能只在valid握手成功时拉高，别让数据白写。你可以在手撕代码时画个状态机说明：读侧用双口RAM的A口按行地址连续写，B口根据插值坐标产生两个行地址并行读，这样一拍能读出相邻两行像素，省掉额外寄存器。另外，别迷信模板，面试官喜欢看你现场推深度公式：深度 = ceil(输入宽度 / (缩放比分子/分母) ) 这种其实没必要，直接说深度等于输入行宽就行，因为插值窗口最大两行。你目前是在准备手撕环节还是已经在刷题了？

个人觉得你被面经带偏了。行缓冲的BRAM深度根本不需要动态调，面试官问'根据缩放比例动态调整'大概率是压力测试，看你慌不慌。你只要答出：双线性插值垂直方向依赖连续两行，所以行缓冲深度固定为输入图像宽度；如果缩放倍率是整数倍下采样可以每N行读一次，但省BRAM是靠缩小行宽参数而非动态深度。真正省BRAM的优化是：当输入分辨率超过片内BRAM容量时，改用DDR+行缓存控制器，或者把双线性插值退化到最近邻插值来降资源。建议你重点练透一个简单的两行缓冲流水线代码，面试时画个波形图解释清楚valid/ready如何控制写地址回卷，比背模板有用得多。

行缓冲深度其实是个定值，就是输入图像宽度，跟缩放比例没关系。面试官说动态调整，大概率是想看你知不知道双线性插值垂直方向永远只依赖连续两行，深度不需要变。真正省BRAM的点在于：如果输入宽度超过BRAM容量，就改用DDR+小行缓存做乒乓，或者把插值降级成最近邻。建议你手撕代码时画个写地址回卷的波形，讲清楚valid/ready怎么控制写使能，比纠结深度动态调有用得多。你目前用的开发板BRAM大概多大？

我秋招被问过几乎一模一样的问题，当时踩了个坑：我以为面试官想要一个能根据缩放比例自动切换深度的模块，结果他直接摇头说方向错了。回来仔细一想，双线性插值的行缓冲深度本质由垂直插值窗口决定，窗口固定为2，深度就是图像宽度。所谓的动态调整，指的是读地址根据缩放相位变化，而不是BRAM深度变化。省BRAM的工程做法有三条路：一是把大分辨率切块，每块单独用行缓冲，但得处理边界拼接；二是用分布式RAM或SRL16替代BRAM，但逻辑资源会翻倍，仅适用小分辨率；三是把双线性插值退化成双三次插值的简化版，多缓存一行做边界处理。面试官真正想听的是你对握手信号的敏感度——写使能必须只在tvalid和tready同时为高时拉高，否则丢帧。我建议你写个两行缓冲的testbench，主动注入背压，看看BRAM地址会不会写飞。另外别背模板，画个两行读地址的时序图比什么都管用。你目前对AXI4-Stream的ready反压逻辑熟悉吗？

我个人感觉你被面经里的术语绕进去了。行缓冲省BRAM的核心不在深度动态调，而在宽度参数化和写使能控制。举个例子：如果输入是1920×1080，双线性插值需要两行缓存，每行宽度1920，深度就是1920，这个值在综合前就定死了。但你可以把图像宽度做成可配置参数，这样换分辨率时重新编译就行，不需要运行时动态改。另一个省资源的小技巧：如果缩放比例是整数倍下采样，比如缩小到1/2，你可以每两行读一次，行缓冲深度减半，但这已经是算法级优化了。工程上更常见的做法是：如果BRAM不够，用DDR中的两个小buffer做行缓存，每次只缓存两行，配合burst读降低带宽。面试时你可以主动提一嘴：动态调整深度会导致BRAM的地址逻辑变复杂，反而可能增加LUT消耗，得不偿失。这样能展示你考虑过权衡。你现在的项目里图像分辨率大概多大？