2026年FPGA工程师面试，被问如何用Verilog实现AXI4-Stream实时视频缩放，双线性插值行缓冲怎么设计才能不丢帧？

面试官说你的流水线有数据冒险导致丢帧，我猜问题大概率出在行缓冲的读取时序和双线性插值权重更新没对齐。先明确一点：1080p 到 720p 的缩放，垂直方向是 3/4 倍，所以双线性插值需要至少两行源数据来算目标行的每个像素，但行缓冲里存几行取决于你要怎么处理边界和流水线深度。常见误区是以为必须存三行或四行才能做双线性——其实对于逐行扫描的 AXI4-Stream 视频流，存两行就够了，再加一行做 ping-pong 切换或流水线打拍缓冲。关键在于你的权重计算必须和像素流同步：权重是根据当前目标行相对于源行的位置算出来的，你不能等收到第三行才开始算第一组权重，应该在收到第一行末尾时就把垂直插值系数预计算好，然后随着第二行像素流入，边存边读两行对应的像素对，同时用权重做加权和。丢帧的原因往往是读行缓冲的地址没跟上输入流的速度：比如你用一个双端口 RAM 做行缓存，读端口在像素时钟上升沿去取前一行和后一行的数据，但写端口同时在写入新像素，如果读写地址冲突或读操作被写操作延迟，就会漏掉一个像素，导致输出帧率跟不上。正确的流水线设计是：输入 AXI4-Stream 的 tvalid 和 tready 握手信号必须严格保持 back-to-back 能力——你不能在缩放模块内部插入 stall 导致上游卡住。建议用三级流水线：第一级收像素并写入行缓冲，同时计算水平插值需要的两列像素地址；第二级从行缓冲读出一对行数据（前一行和后一行的同一列），做垂直插值；第三级做水平插值，输出缩放后的像素。行缓冲深度至少是 1920（1080p 的一行像素数），用两块 BRAM 交替读写来实现乒乓操作，这样读和写永远不会冲突。另外，权重计算可以提前用查表法，把垂直系数和水平系数预先算好存在小 ROM 里，根据目标行和列索引直接取，省实时计算。面试官追问的那句「数据冒险」可能是指：你在算垂直插值时，当前后两行数据还没都到位就开始计算了——解决方案就是加一个 valid 信号打一拍，确保行缓冲里的两行数据都有效再触发插值。你手撕代码时记得写上 axi_stream 的 ready 产生逻辑：只有当前输出像素被下游消费了，才拉高 ready 接受新输入，这样才能防止 buffer 溢出。最后问一句：你面试时给的流水线图里，行缓冲用的是同步读还是异步读？这个选择会影响冒险判断，面试官常在这挖坑。

双线性插值行缓冲存两行就够了，不需要四行。关键是把行缓冲做成双端口 RAM，写端口按像素时钟写入当前行，读端口同时读前一行和当前行的同一列，插值权重根据目标行相对源行的位置在行切换时更新。丢帧通常因为你没处理好垂直插值时的对齐：输入流连续，但你的插值模块每算一个目标像素需要读两个源像素，如果读地址计算延迟导致 tready 没及时拉高，上游就丢数据了。简单做法是插入两级流水寄存器在地址计算和读数据之间，确保每个时钟周期都能输出一个插值结果。代码片段不贴了，但注意权重系数要提前一个像素周期算好，别等到读数据回来再算。

面试官说你有数据冒险，基本是行缓冲的读端口和权重更新在时序上打架了。双线性插值对1080p缩到720p，垂直方向是3/4倍，所以每算一个目标像素，垂直方向要读两个源行，水平方向要读两个相邻像素——但行缓冲只需要两行，不是三行也不是四行。关键是你得把行缓冲做成双端口RAM，写端口始终按像素时钟写当前行，读端口同时读前一行和当前行的同一列。权重不能等到读数据回来再算，得提前一个像素周期根据目标行相对源行的位置预计算好，然后插在流水线里和读出的两个像素对齐。丢帧的根因往往是垂直插值时的地址计算延迟导致tready没及时拉高：当你从读端口拿到前一行和当前行的像素后，还需要算加权和，如果这一步组合逻辑太长，下一个像素的读地址就出不来，上游AXI4-Stream的ready就拉低，数据就丢了。简单做法是在地址计算和读数据之间插两级流水寄存器，保证每个时钟周期都能输出一个插值结果。另外注意边界处理：源图像第一行和最后一行没有前一行或后一行时，需要复制边界行或者做镜像，这个要在状态机里单独处理，别让读地址越界。你面试时可以说清楚这点，面试官会觉得你考虑得周全。还有一个细节：行缓冲的深度是1920，宽度是像素位宽，但如果你做的是YUV422或RGB888，每个像素的通道数不同，读端口的数据宽度要一次性读出完整像素，避免分周期读导致插值延迟。个人建议你回去用Vivado写个最小模块，输入两行数据仿真一下，看tready是否每个周期都保持高，权重是否和像素对齐，跑通了面试时心里有底。你当前用的是哪个厂家的器件？不同BRAM的读延迟会影响流水线级数选择。

面试官说丢帧，八成是你行缓冲读时序和权重更新没对齐。双线性插值缩720p，垂直方向算3/4倍，每输出一个像素要读两行源数据，行缓冲存两行就够了，用双端口RAM，写端口写当前行，读端口同时读前一行和当前行。权重提前一个像素周期算好，插在流水线里和读出的像素对齐。别等到读数据回来再算权重，那样组合逻辑太长，ready拉低就丢帧。地址计算那加两级流水寄存器，保证每个周期出一个结果。边界行复制处理一下。你这段代码是用纯组合逻辑算地址的吧？改成时序逻辑试试。

面试官说的数据冒险，我猜你行缓冲的写地址和读地址共用了一个计数器，或者权重更新没做超前计算。简单说：1080p缩720p，垂直方向每4个源行出3个目标行，所以每输出一个目标像素需要读两行源数据。行缓冲存两行就行，但必须用双端口RAM，写端口一直按像素时钟写当前行，读端口同时读前一行和当前行的同列像素。权重得提前一个像素周期算好，比如当前目标行对应的垂直位置是0.75，那在收到第二行第一个像素之前就把这个系数存到寄存器里，等两个像素从RAM读出来直接乘加，组合逻辑控制在两级以内。丢帧的另一个常见原因是边界处理——第一行进来时前一行数据不存在，你不能等，得复制第一行数据给前一行端口，或者把行缓冲初始化为全0并单独拉一个边界标志来屏蔽无效权重。你画架构的时候有没有考虑过AXI4-Stream的tready反压和行缓冲空满的关系？如果没在行缓冲输出侧加一个FIFO来吸收反压，上游一停你就丢数据了。追问一句：你面试时画的架构里，行缓冲是用Block RAM还是Distributed RAM？这个选择会影响你能否做到每个周期同时读写两行。

说个你可能没注意到的点：面试官说数据冒险，不一定是行缓冲存几行的问题，很可能是你的垂直插值和水平插值在同一个流水级里串行了。双线性插值本质上是两个一维插值的组合——先做垂直方向，拿两行同一列的像素按垂直权重算出虚拟行的值，再对相邻两列的虚拟值做水平插值。很多人图省事，把这两个步骤放在一个组合逻辑里算，结果综合出来的关键路径极长，tready被拉低好几个周期，上游AXI4-Stream的valid一停，整个流水线就丢帧。正确做法是把垂直插值和水平插值拆成两级流水，中间打一拍寄存器。具体来说：第一级，从行缓冲双端口读出前一行和当前行的同列像素，用预先算好的垂直权重做乘加，结果寄存。第二级，等相邻列的第一级结果都出来，再取两个寄存值做水平插值，输出最终像素。这样每级组合逻辑只有一次乘加，主频能跑到200MHz以上。行缓冲存两行，但要注意水平方向需要同时读两个列地址——所以行缓冲的读端口得支持一次读两个地址，要么用两个独立端口，要么把行缓冲深度加倍做成A/B两片轮换。边界处理也有细节：第一行数据进来时，前一行数据不存在，你可以把垂直权重强制设为0，只取当前行像素；或者更常见的做法是把行缓冲初始化为全0，然后前两行输出时单独用一个valid掩码屏蔽掉无效像素，直到缓冲里真的有前一行数据。另外，你面试时最好提一句AXI4-Stream的tkeep和tlast怎么在缩放模块里对齐——很多面试官会顺着追问边界处tlast的位置是否需要调整。如果你是刚毕业的学生，建议去GitHub搜几个开源的视频缩放Verilog工程，比如Video Scaler Core这个项目，对着它的行缓冲控制状态机理解一遍，比自己闷头画架构快得多。你目前是在校招准备阶段还是社招转行？这个问题的回答深度会不太一样。

面试官说数据冒险，我猜问题不在行缓冲存几行，而在你垂直插值那步的地址计算和读数据之间没有插寄存器。1080p缩720p，垂直方向3/4倍，每算一个目标像素得读两行源数据的同一列。行缓冲用双端口RAM存两行就够了，关键是读地址得提前一个周期算好并寄存，然后读端口延时一个周期出数据，这样权重乘加正好对齐。你试试把地址生成和读数据之间加一级流水，tready就不会被组合逻辑拖低。你现在的代码里地址是不是直接连到RAM端口上的？

个人感觉面试官揪着数据冒险不放，往往不是行缓冲行数的问题，而是你忘了AXI4-Stream的ready反压会打断流水。双线性插值缩720p，垂直方向存两行双端口RAM没问题，但权重更新必须和像素时钟严格对齐。很多人犯的错是：权重在行切换时用组合逻辑算，然后直接乘加，结果关键路径太长，ready一拉低，下一拍读地址没更新，上游valid还拉着，数据就丢了。正确做法是权重算好后打一拍寄存器，等行缓冲读出的两个像素都稳定了再做乘加。另外边界行复制别用if-else嵌在组合逻辑里，单独拉一个边界标志来控制权重系数，这样综合出来更干净。你面试时画架构图有没有标出每一级寄存器的位置？这个细节面试官很看重。

这个问题其实暴露了一个更底层的工程取舍：行缓冲深度到底选几行，取决于你愿不愿意为边界处理多花BRAM。先给结论：纯双线性插值，1080p缩720p，垂直方向每4个源行出3个目标行，双端口RAM存两行完全够用，但前提是你得在流水线上做两级寄存器打拍——第一级存垂直插值结果，第二级存水平插值结果。为什么要两拍而不是一拍？因为垂直插值需要同时读到两行同一列的像素，而水平插值需要相邻两列的垂直插值结果，这两个操作如果放在同一个组合逻辑里，乘加器级联会吃掉两倍延迟，主频直接掉到100MHz以下。很多教材只说双线性是两次一维插值的组合，但没告诉你硬件实现必须把它们拆开。至于边界，第一行进来时前一行数据不存在，常见做法是复制第一行数据给前一行端口，或者把行缓冲初始化为全0并屏蔽无效权重——后者更省逻辑，但会引入边缘偏色。面试官如果追问边界偏色怎么处理，你可以说在行缓冲前端加一个行计数器判断当前行号，当行号小于等于1时把垂直权重强制设为0，即只取当前行像素做最近邻插值。这样BRAM只多用了两个寄存器存行号，不增加行缓冲深度。你画架构的时候有没有考虑过AXI4-Stream的tready反压和行缓冲写地址冲突？如果写地址和读地址共用一个计数器，那丢帧是必然的。建议把写地址单独用一个像素时钟域计数器，读地址用目标像素时钟域计数器，中间加异步FIFO或握手逻辑来同步行切换信号。面试官看到你主动提跨时钟域处理，印象分会好很多。你是在准备校招还是社招？不同方向追问的侧重点不太一样，方便说吗？