2026年FPGA秋招，面试官问手撕Verilog实现AXI4-Stream的实时视频缩放，双线性插值行缓冲深度怎么算？

行缓冲深度这个事，面试官其实不是让你背公式，而是想看你有没有真在FPGA上跑过视频流水线。你按ceil(输入高/输出高)+1算没错，但得结合插值核大小。双线性只需要两行并行数据，所以理论上两行缓冲就够了，但实际工程里建议至少3行。原因有两个：第一，AXI4-Stream进来的数据有valid/ready握手机制，可能连续也可能断，行尾信号对齐后，你需要提前预取下一行的第一个像素才能做垂直插值，多一行就是用来做这个预取缓冲的；第二，如果遇上跨时钟域（比如输入是150MHz，输出是100MHz），你需要在行缓冲后面加一个异步FIFO来平滑速率，FIFO深度至少得覆盖两行的数据量再加安全余量。你面试时可以说，常规1080p缩放0.5倍，行缓冲深度取3行，每行宽度1920个像素，每个像素如果是24bit RGB，那就是3192024bit，约138Kb的BRAM。面试官追问边界情况，比如缩放比接近1:1时，行缓冲可以降到2行，但保险起见还是3行；如果缩放比大于1（放大），行缓冲深度反而可以减小，因为输出行数比输入行数多，不需要多存。还有一个加分点：双线性插值的权重计算可以用移位加加法替代乘法，比如权重是0.25、0.5、0.75，直接用>>2和>>1再加一下，资源省很多。你目前用的开发板BRAM够不够？如果不够的话，行缓冲也可以拆成多个小FIFO来存，但延迟会变大。

这个问题我去年秋招面过几家做视频处理的FPGA岗，踩过坑也补过课，跟你说点实战中容易忽略的细节。首先，行缓冲深度公式 ceil(输入高度/输出高度) + 1 其实是针对最坏情况的保守估算，比如缩放0.5倍，输出高度是输入的一半，每两行输入产生一行输出，那需要存两行做垂直插值，再加一行就是3行。但面试官追问的边界情况，比如缩放0.75倍，输出行数比输入只少了四分之一，这时候输入行和输出行的对应关系不是固定整数倍，你可能需要存4行才能保证垂直方向有足够的插值窗口，因为双线性插值每次需要当前行和下一行，而缩放比例非整数倍时，地址映射会跳变，预取逻辑也要跟着调。实际工程里，我习惯的做法是行缓冲深度取插值核大小加1，双线性核是2，所以深度取3；如果插值核是双三次（Bicubic），核大小是4，深度就得取5。面试官问跨时钟域FIFO，这个比行缓冲更关键。AXI4-Stream的TUSER信号里一般会带上行同步和场同步，你需要在写端把每行像素计数，在FIFO的写侧把行同步信号也同步过去。FIFO深度怎么算？如果输入时钟100MHz，输出时钟75MHz，缩放0.5倍，输出数据率大约是输入的一半，那FIFO深度至少得能存下两行数据，因为最坏情况是写时钟连续来了两行，读时钟只读了不到一行，FIFO就会溢出。常见做法是深度取2行+16个像素的安全余量，用BRAM实现。还有一个坑：面试官可能会问你行缓冲地址怎么管理，双线性插值需要同时读两行数据，所以行缓冲一般用双端口BRAM，一个端口读当前行，另一个端口读下一行，或者用两个独立的BRAM乒乓操作。我当时被追问过行缓冲的写使能怎么控制，其实很简单，每来一个TLAST信号就切换写指针到下一行，读指针跟着插值坐标走。你如果能把资源估算和时序约束也提一下，比如行缓冲的BRAM延迟会不会导致读数据跟不上插值流水线，就是妥妥的加分项。你现在重点是在准备手撕代码，还是主要刷理论题？如果是前者，建议自己写个简单的AXI4-Stream双线性缩放的testbench，把行缓冲和跨时钟域FIFO连起来仿真一下，面试时能说清楚波形时序比背公式管用很多。

面试官追问边界情况，其实比背公式更能看出你有没有真写过视频流水线。双线性插值垂直方向需要当前行和下一行两行同时参与计算，所以行缓冲至少2行。但实际工程里，我建议你按3行来设计。理由有两个：一是AXI4-Stream的valid/ready握手可能导致像素间隔断，行尾信号对齐后，下一行的第一个像素可能延迟到来，多一行做预取缓冲，能保证插值引擎不饿死；二是如果输入输出是不同时钟域，你需要在行缓冲后面加个异步FIFO做速率平滑，FIFO深度取两行数据量再加安全余量，比如1080p每行1920个24bit像素，那就至少存1920243 bit，再加50%余量。面试加分点：主动提资源与精度的权衡。双线性插值最耗资源的是乘法，你可以用移位加加法近似缩放系数，比如缩放0.5倍直接做2:1降采样，用均值滤波代替插值，行缓冲深度2行就够，省掉一行RAM。面试官如果接着问精度损失，你就说可以加一个小的校正表，把固定系数的误差补偿回来。你面试时遇到的是用BRAM还是分布式RAM做行缓冲？这个取舍也能聊几句。

你这个问题让我想起当年我面一家做监控ISP的公司，面试官直接在白板上画了个流水线框图让我填行缓冲深度。我当时的思路是：先别管公式，把插值核的垂直窗口画出来。双线性插值每次需要当前行和下一行的像素做垂直加权，所以行缓冲要能同时提供这两行的数据。如果缩放比例是整数倍，比如0.5倍，输入每两行产生一行输出，那行缓冲存两行就够了——因为输出行只需要当前输入行和下一行，下一行用完就丢掉，不会回头访问上一行。但面试官追问的是非整数倍，比如缩放0.75倍。这时候输入行和输出行的对应关系不是固定的，输入4行可能产生3行输出，但每个输出行需要的两行输入在时间上会跳跃。比如输出第1行需要输入第1、2行，输出第2行需要输入第2、3行，输出第3行需要输入第3、4行。你看，输入第2行被重复读取了，所以行缓冲不能只存两行，否则当你输出第2行时，第1行已经被覆盖了，但第2行还需要和第3行一起用。所以深度取ceil(输入高/输出高)+1，对于0.75倍就是ceil(4/3)+1=2，但实际你画窗口会发现至少需要3行才能覆盖所有重复读取的情况。面试官接着问跨时钟域，我当时的做法是：行缓冲本身用双口BRAM，写时钟是输入像素时钟，读时钟是输出像素时钟。但BRAM的读延迟会导致插值引擎拿不到当前行的最新数据，所以我会在BRAM后面加一个深度为2的移位寄存器做读延迟补偿，同时用异步fifo把行同步信号同步到输出时钟域。面试官追问BRAM读延迟对行缓冲深度的影响，我说如果读延迟是2个时钟，那行缓冲深度需要额外加1行来抵消流水线气泡。你听出来了吗？面试官其实是在一步步引导你从公式走向工程细节。建议你回去用Vivado搭个简单的1080p到720p缩放仿真，把行缓冲深度设成2行和3行对比一下波形，看看输出行是否完整。你目前是用纯Verilog写还是用HLS转？这个决定了你选BRAM还是分布式RAM，取舍不一样。

面试官追问行缓冲深度，其实是想看你有没有在脑子里把流水线真正跑起来。双线性插值在垂直方向需要两行同时参与，所以行缓冲至少要能存两行。但工程上建议取3行，原因不是公式算出来的，而是AXI4-Stream的valid/ready握手可能在行尾处插入气泡——上一行的最后一个像素和下一行的第一个像素之间可能隔好几个周期，如果你只存两行，插值引擎在行尾切换时就会因为等不到下一行数据而挂起。多一行做预取缓冲，让当前行和下一行始终在缓冲区内就绪，就能把握手的不确定性隔离掉。跨时钟域的情况更值得细说：如果输入时钟和输出时钟不同，行缓冲本身是BRAM，读写端口可以跨时钟，但深度还是按3行来设计，然后在读端口后面加个异步FIFO做速率平滑，FIFO深度取两行像素量再加20%余量，比如1080p每行1920个像素，每个像素24bit，那就是1920242再乘以1.2。面试加分点是主动提资源优化：双线性插值的系数可以用移位加加法近似，比如缩放0.5倍时系数固定为0.5，直接右移一位，省掉乘法器。你面试时如果能画出流水线框图，标出行缓冲的读写指针和行号切换逻辑，比背公式有效得多。你目前是用Vivado的HLS写还是纯Verilog手撸？这个会影响行缓冲的实现方式。

行缓冲深度其实就是插值核的垂直窗口大小加1。双线性核垂直方向需要两行，所以至少2行。但面试官追问的0.5倍缩放，你直接说存2行就够了，因为输入每两行产生一行输出，下一行用完就丢，不会回头。不过面试官大概率会追问非整数倍缩放，比如0.75倍，这时候输入4行产生3行输出，但第2行会被重复读取，所以行缓冲要存3行才能避免数据冲突。跨时钟域的话，行缓冲用BRAM的双端口直接跨时钟，深度不变，读端口后面加个异步FIFO做速率适配就行。你面试时可以说，这种设计在资源紧张时可以用分布式RAM代替BRAM，但要注意每行像素数不能超过分布式RAM的深度限制。

面试官追问行缓冲深度，其实是在考察你有没有真的跑通视频流水线的边界条件。双线性插值垂直方向需要两行同时参与，所以理论下限是2行，但实际工程里我习惯取3行。原因不光是公式里的ceil(输入高/输出高)+1——那个公式在非整数倍缩放时有用，比如缩放0.75倍，输入4行输出3行，第2行会被重复读，深度就得按3行设计。更关键的是AXI4-Stream的valid/ready握手可能在行尾插入不确定延迟，多一行做预取缓冲，就能让插值引擎在行切换时不饿死。跨时钟域的话，行缓冲本身用BRAM双端口跨时钟，读端口后面加异步FIFO做速率适配就行，FIFO深度按两行数据量再加30%余量，比如1080p每行1920个24bit像素，那FIFO深度至少取1920242.6 bit。面试加分点是主动提资源优化：用移位加加法近似缩放系数，比如0.5倍降采样直接用均值滤波代替插值，深度可以降到2行。你目前手头有现成的缩放比例和分辨率例子吗？我可以帮你推一遍具体深度计算。

面试官问行缓冲深度，其实是在试探你有没有真正推过流水线的时序。双线性插值垂直方向需要两行像素同时参与加权，所以理论下限是2行。但实际写Verilog时，我会强制要求自己把深度设成3行，原因不是公式里的+1，而是AXI4-Stream的valid/ready握手在行尾处可能引入不确定气泡——上一行最后一个像素发出后，下一行的第一个像素可能要等好几个时钟才来。如果你只存2行，插值引擎在行切换时就会因为等不到数据而空转，丢帧或者输出错位。多一行做预取缓冲，等于给握手的不确定性留了余量。跨时钟域的话，行缓冲本身用BRAM双端口，读时钟和写时钟不同，但深度不变，然后在读端口后面挂一个异步FIFO做速率平滑，FIFO深度按两行数据量再加30%算，比如1080p每行1920个24bit像素，那就是至少存1920242.6 bit。面试加分点是主动提资源优化：双线性插值的乘法系数可以用移位加加法近似，比如0.5倍缩放直接把系数写成1/2，用右移代替乘法，这样行缓冲深度不变但乘法器资源省了。另外，如果面试官追问边界情况，比如输入是隔行扫描或者像素时钟抖动大，你可以补一句：行缓冲深度取3行只是常规做法，遇到行尾气泡超过两行周期的极端场景，得额外加FIFO或者把深度扩到4行。你目前面试准备到哪个阶段了？代码是自己完整写过还是只看过教程？