2026年FPGA校招，面试官问怎么用Verilog实现一个AXI4-Stream的实时图像缩放加速器，双线性插值行缓冲深度怎么算？

面试官问行缓冲深度，其实核心就一句话：双线性插值需要同时访问相邻两行像素，所以至少两行。但深度不是指行数，是每行存多少个像素。1080p转720p，水平缩放因子1.5，输入每行1920，输出每行1280，缓冲深度一般取输入行宽1920。和帧率无关，帧率只影响带宽和时钟频率。你就记住：行缓冲深度 = max(输入行宽, 输出行宽)，保险点用输入行宽。

行缓冲深度这个坑我也踩过。先说结论：双线性插值垂直方向需要两行数据同时有效，所以至少两个行缓冲。但深度到底取多少？不是缩放后的720行宽，也不是缩放因子算出来的什么值，而是输入图像一行有多少个像素——对1080p来说就是1920。

为什么？因为AXI4-Stream是按像素流进来的，行缓冲本质上是FIFO，存一整行等待下一行像素到达后做插值。深度设成输入行宽，保证无论缩放因子是多少，都能完整缓存一行。帧率确实不影响深度，但影响时钟频率和带宽，比如60fps时你算一下像素时钟大概148.5MHz，行缓冲的读写带宽要能跟上。

面试官追问时，你可以补一句：如果做乒乓操作或者多bank行缓冲，深度可以优化，但基础版就是输入行宽。另外注意数据位宽——RGB888的话一行占192024bit，实际SRAM或BRAM要换算成存储深度。

我去年面试也被问过类似问题，当时答错了一个细节：以为行缓冲深度跟缩放后的行宽有关，结果面试官直接让我重算。

双线性插值的行缓冲深度公式其实很简单：depth = input_line_width。1080p输入，不管输出是720p还是480p，行缓冲深度都是1920。为什么？因为你要缓存第N行全部像素，等第N+1行像素流过来才能做垂直方向的插值。缩放因子只决定你从缓存里读哪些像素做水平插值，不影响缓存深度。帧率和深度无关，但帧率决定了你必须在多少时间内处理完一行——60fps下每行可用时间约1/(601080)≈15.4us，这影响你的流水线时钟频率和AXI总线带宽。

一个容易踩的坑：有人以为双线性插值需要三行缓冲（因为要访问上下两行和当前行），但标准做法是两行：存上一行，当前行流式处理。第三行只有在做某些边缘处理或者多级插值时才会用到。

另外建议你准备一个具体数值例子。比如输入1920×1080@60Hz，输出1280×720，时钟用150MHz，行缓冲深度1920，每个像素24bit，那BRAM需要192024=46080bit，约5.6个18K BRAM。面试官如果问你BRAM资源够不够，你能直接报数字会加分不少。

你现阶段的代码里，行缓冲是用的分布式RAM还是BRAM？有些面试官会追问这个选择依据。

双线性插值的行缓冲深度，核心是看你垂直方向需要几行数据做插值。标准双线性插值需要当前行和上一行，所以至少两行缓冲。但深度不等于行数，而是每行存多少个像素——这个值就是输入图像的行宽。

你提到1080p转720p，输入行宽1920，所以行缓冲深度就是1920。缩放因子不影响深度，它只决定你从两行缓存里取哪两个相邻像素做水平插值。帧率同样不影响深度，但影响整体带宽和时钟：60fps下每秒要处理1920108060≈124M像素，加上AXI总线开销，时钟一般要跑到150MHz以上。

面试官追问时，你可以主动补充：如果做最优化，实际上深度可以等于输出行宽乘以某个系数（因为缩放后你只关心输出位置的像素），但标准做法就是用输入行宽，避免地址计算复杂化。另外注意，行缓冲一般用BRAM实现，深度和位宽决定BRAM数量，比如192024bit需要约5个18K BRAM。

我建议你准备一个手撕代码的简化版：只做垂直方向插值，水平方向用流水线系数生成器，这样面试时能把行缓冲的读写时序讲清楚。你现在的代码里，行缓冲是用双端口RAM还是简单FIFO？这个细节也常被问到。

行缓冲深度跟缩放因子和帧率真的没关系，核心就是双线性插值垂直方向要同时用两行像素，所以至少得存一整行。1080p输入，每行1920个像素，深度就是1920。面试官问这个，其实是看你有没有想明白：行缓冲是给垂直插值用的，不是给水平缩放用的。水平缩放靠的是系数计算和取点逻辑，不依赖缓冲深度。你记住这个区分，面试时就能解释得清楚。

我当年校招前也卡在这个点上，后来自己搭了个仿真才彻底搞懂。先说结论：双线性插值的行缓冲深度 = 输入图像的行宽，对1080p就是1920。为什么？因为垂直方向插值需要第N行和第N+1行的像素同时有效，所以你得先缓存一整行，等下一行像素流过来才能做计算。这跟缩放因子完全无关——缩放因子影响的是你从两行缓存里取哪两个像素做水平插值，以及系数怎么算，但缓存深度只取决于你一次要存多少像素才能覆盖垂直方向的依赖。帧率也不影响深度，但它决定了你的处理时钟：1080p60下，每行可用时间约15.4微秒，你得在这段时间内完成行缓冲的写入和读出，所以时钟频率至少要跑到150MHz以上，AXI总线带宽也要够。面试官如果追问优化，你可以说：标准做法就是输入行宽，因为地址计算简单；但如果你用乒乓缓冲或者把行缓冲做成双端口RAM，深度可以减到输出行宽（1280），不过那样控制逻辑会复杂，一般面试不要求这个。最后提醒一点：写Verilog时，行缓冲通常用BRAM实现，1920深度、24位宽（RGB888）的话，一块BRAM（18Kb）够用，但要注意位宽匹配。你面试时可以主动提BRAM资源估算，这能加分。

行缓冲深度这问题，面试官其实在考察两个点：第一，你知不知道双线性插值需要两行数据；第二，你清不清楚深度是像素数而不是行数。1080p输入，深度1920，这个数字你面试时脱口而出就行。但有个常见误区我得提醒你：有人觉得输出720p，行宽1280，所以缓冲深度1280就够了——这是错的，因为你缓存的是输入行，不是输出行。垂直插值需要从输入的两行里各取一个像素做加权平均，输入行没存够，后面算出来的像素全错。帧率确实不影响深度，但它影响你选BRAM还是分布式RAM：低帧率（比如30fps）下行缓冲可以用分布式RAM省BRAM，但1080p60下一般还是用BRAM，因为带宽和时序更好。你准备面试时，可以搭个简单的testbench验证一下：输入一张渐变图，对比缩放前后像素值，自己跑一遍就永远不会忘。顺便问一句，你准备用单口RAM还是双口RAM实现行缓冲？这个选择会影响你的流水线停顿周期。

面试官问行缓冲深度，其实是想看你有没有真正理解数据流依赖，而不是背参数。先说结论：双线性插值垂直方向需要两行像素同时有效，所以至少缓存一整行。对1080p输入，深度就是1920个像素。缩放因子和帧率都不影响这个数字——缩放因子影响的是你从缓存里取哪两个像素做水平插值，帧率影响的是时钟频率和带宽，比如1080p60下像素时钟大概148.5MHz，你得保证行缓冲读写带宽能跟上。有个新手容易踩的坑：有人觉得输出720p行宽1280，所以缓冲深度1280就够了，这不对，因为你缓存的是输入行，不是输出行。垂直插值要从输入的两行里各取一个像素做加权平均，输入行没存够，后面算出来的像素全错。面试时你可以主动提一句：如果做乒乓缓冲或者用双端口RAM，深度可以优化成输出行宽加几个像素做预取，但标准做法就是输入行宽，地址计算最简单。顺便问一句，你准备用单时钟域还是跨时钟域处理？这个选择会影响你行缓冲的实现方式。

行缓冲深度这个问题，我当年校招准备时也纠结了很久，后来自己搭了个testbench才彻底想通。咱们从数据流的角度捋一遍：AXI4-Stream进来的是像素流，一行一行连续送。双线性插值要算输出像素，需要从输入图像里取相邻两行的四个像素做加权平均——具体来说，垂直方向要先知道当前像素在第N行的位置，再找到第N+1行同一列的像素，然后算垂直系数。这意味着第N行的像素必须被完整缓存，等第N+1行的像素流过来时才能做计算。所以行缓冲深度 = 输入图像的行宽，1080p就是1920。缩放因子和帧率真的不参与深度计算，但帧率决定了你处理一行的时间窗口：1080p60下每行可用时间约15.4微秒，加上AXI总线开销，时钟频率至少要跑到150MHz以上。如果你用BRAM实现，深度1920、位宽24bit（RGB888）的话，大概需要192024/1024≈45Kbit，刚好塞进一个BRAM18K或36K。面试官如果追问优化，你可以说：标准做法就是输入行宽，因为地址计算简单；但如果你用乒乓缓冲或者把行缓冲做成双端口RAM，深度可以按输出行宽加几个像素来设计，这样能省BRAM资源——不过地址逻辑会复杂一点，需要根据缩放因子动态计算读地址。另一个常见误区是：有人以为双线性插值需要三行缓冲（因为要访问上下两行和当前行），但标准做法是两行：存上一行，当前行流式处理。第三行只有在做某些边缘滤波或者多级缩放时才需要。你准备面试时，可以搭个简单的仿真：输入一张渐变图，对比缩放前后像素值，自己跑一遍就永远不会忘了。你现在是打算用Vivado里的HLS去生成，还是纯手写RTL？这个选择会影响你准备的方向。