2026年FPGA校招，手撕Verilog实现AXI4-Stream实时图像缩放，双线性插值行缓冲深度怎么算？求具体推导

行缓冲深度跟缩放倍率的关系，核心就是算输出一行需要从输入里取几行。640到1280是2倍放大，双线性要两行邻域，但因为你输出第一行可能对应输入第0.5行，所以得再多留一行做插值，保险起见深度取3。边界的话，输入边界外要么复制边缘像素，要么补0，面试官一般想听你选哪种以及为什么。

个人感觉你面试官追问边界处理，其实是在看你有没有想过非整数倍缩放时的行号映射。比如从640到1280，输出行号除以2.0得到输入行号，小数部分就是插值权重。行缓冲深度的推导我习惯这样想：双线性至少需要相邻两行，但缩放倍率大于1时，输出一行可能要用到输入的三行——比如输出第2行落在输入第0.8行和第1.8行之间，那就得同时有第0、1、2行在缓冲里。所以深度公式 ceil(H_in / H_out) + 1 是保守做法，640到1280的话，ceil(480/720) + 1 = 1+1=2？等等，这里H_in/H_out小于1，但放大时输出行数大于输入行数，这个公式其实是对缩小用的。放大时更常见的是用缩放因子倒数的上取整加1，比如2倍放大就取2+1=3。你画流水线时如果深度只设了2，那当输出行需要跨三行数据时就会读空。建议你手撕代码前先画个时序图，把每行输入的有效信号和输出行请求对应起来，气泡通常是因为写指针和读指针没对齐，加一个空标志位就能消掉。

我去年秋招也栽在类似问题上，后来跟做ISP的师兄聊过才明白，行缓冲深度其实是个权衡题，不是死套公式。以640×480缩到1280×720为例，双线性插值本质是二维卷积，垂直方向需要两行原始像素做线性组合。但放大时输出行密度比输入行大，比如输出第0行可能对应输入第0行和第0.5行，第1行对应第0.5到第1.5行——你看，第0.5行和第1.5行都需要第1行参与，所以第1行在缓冲里要被复用多次。如果只用2行深度，输出第1行读到第1行时，第0行可能已经被覆盖了，导致第0.5行算不出来。所以深度至少是 ceil(输出行数/输入行数) 向上取整再加1，这里720/480=1.5，取整为2，加1得3。边界情况更麻烦，比如最后一组插值需要第480行（实际不存在），常见做法是复制最后一行或者截断到边界内，面试官更看重你知不知道用状态机区分正常行和边界行的读取逻辑。另外流水线气泡一般是因为行缓冲的读使能没跟输入有效信号对齐，建议你加一个行计数器，提前两个周期预取数据就能解决。你用的是Xilinx还是Altera的片内BRAM？不同厂家的Primitive对双端口RAM的读写时序有细微差异，如果面试官追问到具体时序约束，最好提前查一下UG手册。另外你目前是还在准备简历投递阶段，还是已经面到二轮了？这个问题的深度回答会不一样。

面试官追问行缓冲深度，其实是想听你把「输出行号映射到输入坐标系」这个过程讲清楚。举个具体例子，640×480放大到1280×720，输出第0行对应输入第0行，输出第1行对应输入第0.5行，输出第2行对应输入第1行——你看，输出第2行需要输入第1行和第2行，但输出第1行时输入第1行已经在缓冲里了。所以深度设2是不够的，因为输出第1行和第2行之间，输入第0行要被重用，但第1行用完后如果不留位置，第0行就丢了。保守做法是深度取ceil(输出行数/输入行数) + 1，这里720/480=1.5，ceil得2，加1得3。边界的话，输入最后一行外推时，我习惯用复制边缘像素，因为补0会让放大后图像边缘变暗，面试时提一句这个取舍就够了。你当时设的深度是多少？

行缓冲深度这个事，很多在校生第一反应是套公式，但面试官更想看你从数据依赖图推导的过程。先说结论：640×480缩到1280×720是2倍放大，双线性插值在垂直方向需要两行做线性组合，但问题在于输出行的采样密度比输入行大——输出每行对应输入的一个非整数行号，比如输出第0行对应输入第0行，第1行对应第0.5行，第2行对应第1行，第3行对应第1.5行，以此类推。你会发现，输出第1行需要输入第0和第1行，输出第2行需要输入第1和第2行，这里输入第1行被连续用到了两次。如果你只开了2行深度的FIFO，那么处理完输出第1行后，缓冲里存的是第0和第1行；当你想读第1行给输出第2行用的时候，第0行可能已经被新来的第2行覆盖了——但没关系，因为输出第2行不需要第0行。真正致命的是输出第3行对应输入第1.5行，它需要第1和第2行；此时缓冲里如果只有第2行（因为第1行在处理输出第2行时被读出后可能被丢弃），那第1行就丢了。所以深度至少是3，才能保证当输出行落在两个输入行中间时，那两个输入行都能同时存在于缓冲中。更通用的推导是：深度 = ceil(输入行数/输出行数) + 1 这个公式其实是对缩小场景用的，放大时应该用 ceil(放大倍数) + 1，2倍放大就是3。边界处理上，输入最后一行之后的数据，我用的是复制最后一行像素，因为补0会在图像边缘产生渐变暗带，面试官一般默认你选复制。追问一句，你当时写代码时行缓冲是用FIFO还是BRAM双端口做的？这两者在时序收敛上取舍不一样。

行缓冲深度这事，我以前也栽过，后来跟做ISP的师兄聊才明白，关键不是记公式，而是画一张「输出行-输入行对应表」。拿640×480缩到1280×720，你把输出行号0到719，每个除以缩放因子1.5（因为720/480=1.5），得到对应的输入行号：0, 0.666, 1.333, 2.0, 2.666… 你会发现，输出第2行对应输入1.333，需要第1和第2行；输出第3行对应输入2.0，需要第2和第3行。这里输入第2行被连续用了两次，所以缓冲里必须同时保留第1、第2、第3行中的某两行。但更麻烦的是，输出第1行对应0.666，需要第0和第1行；输出第2行时需要第1和第2行——也就是说，输出第1行用完后，第0行可以丢，但第1行必须留着给第2行用，同时还得提前读入第2行。所以深度至少是3，才能让第0行弹出后，第1行和第2行同时存在。边界的话，我建议在输入第一行之前和最后一行之后各补一行复制像素，这样输出在边界处也能正常插值。另外提醒一下，面试官问边界时，其实也在看你对流水线气泡的处理——如果你行缓冲深度设对了，但读使能没配合好，还是会产生气泡。你手撕代码时是用的状态机还是纯流水线？这个选择会影响你处理跨行读写的时序。

面试官追问行缓冲深度，其实是想听你把输出行号到输入坐标系的映射讲清楚，而不是背公式。拿640×480放大到1280×720，输出一共有720行，输入只有480行，缩放因子是1.5（720/480）。双线性插值在垂直方向需要两行像素做线性组合，但你得先算出每个输出行对应哪个输入行区间。输出第0行对应输入第0行，第1行对应输入第0.666行（需要第0和第1行），第2行对应输入第1.333行（需要第1和第2行）——你看，第1行被连续用了两次。如果你只开2行深度的FIFO，处理完输出第1行后，缓冲里存的是第0和第1行；切换到输出第2行时，需要先读入第2行，这时第0行可能会被新来的第2行覆盖掉——但输出第2行不需要第0行，所以2行好像也够？真正的问题出在输出第3行对应输入第2.0行，它需要第2和第3行，而第2行已经在缓冲里了，但第1行用完后如果不留位置，第2行就没办法从外部读进来。所以深度至少设3，才能让输入行0、1、2中的某两行始终同时可用。边界情况比如最后一行需要外推时，我习惯复制边缘像素，因为补0会让放大后的图像边缘偏暗。你当时画流水线时，深度设的几？

行缓冲深度这个问题，很多教材只给结论不给推导，面试官真正想看的是你有没有从数据依赖图反推的能力。先说结论：双线性插值在垂直方向需要两行原始数据，但缩放倍率大于1时，输出行的采样密度比输入行大，导致某些输入行在缓冲里被重复读取，深度就不再是简单的2了。具体到640×480到1280×720，输出行号0到719，每个除以1.5得到对应的输入行号：0, 0.666, 1.333, 2.0, 2.666… 你会发现，输出第2行（对应输入1.333）需要第1和第2行，输出第3行（对应输入2.0）需要第2和第3行，这里第2行被连续用两次。如果你只设2行深度，处理完输出第2行后，缓冲里是第1和第2行；当你想读第2行给输出第3行用的时候，第1行可以被覆盖，但第2行必须留着，同时还要读入第3行——这意味着缓冲里必须同时容纳第2和第3行，而第1行可以弹出。所以深度至少是3，才能让最老的行弹出后，新行和当前行同时存在。推导公式其实可以总结为：行缓冲深度 = ceil(缩放因子) + 1，其中缩放因子 = 输出行数/输入行数。这里720/480=1.5，ceil得2，加1得3。边界情况更麻烦，比如输入最后一行（第479行）对应输出第718.5行，它需要第479行和第480行（不存在），常见做法是复制第479行作为第480行，或者直接截断到第479行做单点插值。面试官追问这个问题，其实是想知道你有没有考虑过边界处插值权重和不为1的情况。另外，流水线气泡的问题也要注意：行缓冲深度设得不够，会导致读端口等待新行写入，从而插入气泡。解决办法是在行缓冲输出端加一个valid-ready握手，当缓冲里没有足够行数时，下游流水线暂停。你当时画流水线时，握手信号是怎么处理的？