2026年FPGA校招，手撕Verilog实现一个AXI4-Stream的实时视频HDR融合，多帧对齐用光流法还是块匹配？流水线怎么设计才能不丢帧？

我觉得这道题面试官真正想看的不是你会不会写某个具体算法，而是你对资源与帧率之间的trade-off有没有直觉。先说对齐方案：光流法在FPGA上基本是给自己挖坑，光流需要迭代求解、大量乘加和DSP，4K30帧下光流法的延时和BRAM占用会直接让你时序收敛不了。块匹配用SAD或SSD，配合搜索窗口缩小（比如限制在±8像素），用乒乓RAM做帧缓存，一个状态机控制搜索，资源消耗可控得多。流水线方面，我建议把整个通路切成三级：第1级是输入帧的乒乓缓存和帧对齐（块匹配），第2级是权重计算，第3级是加权融合输出。权重计算这块，别用浮点或者除法器，直接把曝光参数做成查找表，用输入像素值查表得到权重系数，这样能省掉DSP。要满足不丢帧，关键是把每级处理时间控制在1个像素时钟内，也就是用流水线寄存器打拍，每拍处理一个像素。时序约束上，记得把AXI4-Stream的tready/tvalid握手信号做满，对齐模块的搜索窗用双端口BRAM同时读写，避免读后写冲突。伪代码思路的话，核心是三个always块：一个做帧缓存和搜索，一个做权重查表和乘法累加，一个做输出握手。你可以先拿一个1280×720的低分辨率版本练手，把块匹配的搜索半径和BRAM深度算清楚，再往4K扩。追问：你手头有Xilinx或Altera的开发板吗？如果BRAM资源只有几十个，块匹配的搜索窗大小得压到±4像素才行。

块匹配省资源，光流法在FPGA上基本是自找麻烦。流水线就按帧缓存、权重查表、融合输出三级切，用乒乓RAM扛帧率。别在权重计算里用乘法器，LUT查表搞定。

说个面试时容易踩的坑：很多人一上来就想着怎么实现光流法，结果把DSP和BRAM算爆了。面试官更关心你对资源边界有感知。我建议你直接跟他说，4K30帧下，块匹配用SAD+搜索窗±8像素，一个帧缓存用两片BRAM做乒乓，每片深度够存一行像素就行（不用存整帧），这样BRAM不到30块。权重计算用双LUT：先根据曝光参数查权重系数，再根据像素值查加权后的结果，相当于把乘法拆成两次查表。这样DSP只用在做SAD时用几个加法器，剩下的全用LUT和分布式RAM解决。时序上，让对齐模块的搜索状态机每拍输出一个候选偏移量，和当前像素做并行比较，最后用寄存器打拍对齐结果和权重。伪代码的核心是三个独立的always块，之间用valid信号握手。如果面试官追问BRAM不够怎么办，你可以说用行缓存替代帧缓存，但代价是对齐精度下降，适合运动不大的场景。追问：你的目标器件是7系列还是UltraScale？BRAM的列数会影响行缓存的设计。

面试官让你手撕Verilog，其实重点不是看你真能把HDR融合的整个流水线当场写出来——那不可能。他更想看你能不能快速在纸上把块匹配搜索窗口的边界条件画清楚，比如搜索窗±8像素时，行缓存深度怎么算，SAD累加器的位宽怎么截断不溢出。我建议你准备的时候，别光盯着光流法有多精确，先拿一个简单的3×3搜索窗练手，把状态机、valid/ready握手、乒乓切换的波形画熟。权重计算那块，LUT查表代替乘法器是常规操作，但面试官可能会追问：如果曝光参数动态变化，LUT要不要在线更新？这时候你能说出用双端口RAM存多组参数表，用地址索引切换，就比死记硬背强一截。另外，4K30帧的像素时钟大概600MHz，一般FPGA跑不到，你得主动提用多像素并行处理（每拍处理2或4像素），这比硬憋时序更实际。追问一句：你打算用哪个系列的器件做原型验证？不同系列的BRAM块大小差挺多的。

关于光流法和块匹配的选择，我觉得得先想清楚一个前提：面试官问这个问题，大概率不是让你在纸上推导LK光流的迭代公式，而是想看你有没有意识到FPGA里做浮点除法有多贵。块匹配的SAD本质上就是加法器和比较器，用几个DSP48当累加器就够了，BRAM主要花在行缓存上；而光流法哪怕只做一阶梯度计算，也至少需要两个方向的高通滤波器，每个滤波器要占一组DSP乘加器，再加上迭代收敛需要的状态机，资源消耗直接翻倍。而且4K30帧下，像素时钟接近600MHz，如果你不做并行化处理，光流法的延迟累积会让你的valid信号根本打不满整条流水线。所以我的建议是：校招准备的时候，先把块匹配的Verilog框架写熟，重点是那个乒乓状态机的设计——每一帧进来时，读地址和写地址怎么错开，帧缓存切换信号怎么和AXI4-Stream的tready联动。面试官如果追问低延迟方案，你可以说用局部搜索代替全局搜索，把搜索窗缩小到±4像素，这样行缓存深度减半，BRAM占用能降到十几块。权重计算那块，个人感觉直接用两个LUT串接比用乘加器更省DSP：第一个LUT根据曝光参数查基础权重，第二个LUT根据像素值做非线性映射，两拍出结果，完全流水化。最后说一句，面试的时候别怕承认光流法不好做，把取舍理由讲清楚比硬撑着写代码更得分。你现在有在某个EDA工具上实际跑过HDR融合的仿真吗？没跑过的话建议先拿Vivado搭个小模块试试时序收敛。

面试官问这个问题，其实是想让你在纸上推一遍资源账。光流法在4K30帧下，每像素时钟不到1.6ns，你光流迭代一次至少需要两个方向的梯度滤波，每个滤波器用5×5窗口的话，光是DSP48就要吃掉十几个，再加上迭代状态机里的乘法和除法，BRAM还要存中间梯度图，资源直接爆炸。块匹配用SAD，搜索窗±8像素，核心就是一个累加器加比较器，行缓存用BRAM做乒乓，深度等于图像宽度，每拍处理一个像素时，SAD累加器位宽控制在12bit以内，截断时注意不要丢失低几位信息。权重计算那部分，别想着公式算，直接用双端口RAM预存多组曝光参数对应的权重表，像素值进来直接查表输出权重，这样整个流水线就是帧缓存读、SAD搜索、查表融合三级，每级之间用valid/ready握手，中间寄存器打一拍，时序收敛不难。另外提醒一句，如果面试官追问搜索窗口边界像素怎么处理，你最好提前想好是复制边界还是补零，这两种做法在BRAM占用上差不少。顺便问一句，你目前打算用哪家的开发板做验证？不同厂家对DSP48和BRAM的分布不一样，会影响你的架构选择。

这道题的核心不在于你选光流还是块匹配，而在于你能不能把资源预算和帧率约束做成一张表，在面试时直接画出来。我当年校招被问到类似题，第一反应也是说光流精度高，结果面试官让我算BRAM深度，我卡住了。实际工程里，4K30帧的像素时钟是594MHz，一般FPGA跑不到，所以你必须提多像素并行——每拍处理2个或4个像素。这时候块匹配的搜索窗处理方式就要改：传统SAD是一拍算一个偏移量的误差，并行化之后，你要把搜索窗内的候选偏移量拆成多路，每路算一个SAD，最后用一个比较树选出最小值。比较树用寄存器打拍，每级比较两个数，深度log2(搜索窗大小)，DSP只用在做SAD累加时，其余比较器用LUT实现。权重计算这块，我推荐用查表法，但有个细节：如果三帧曝光参数每帧都变，你就要在帧消隐期更新LUT内容，这时用双端口RAM，一个端口写新表，另一个端口读旧表，切换时机用帧同步信号控制。整个流水线我建议切四段，而不是三段：输入缓存、并行SAD搜索、权重查表与融合、输出打包，每段之间用FIFO做异步时钟域缓冲，因为输入像素时钟和内部处理时钟可能不同。如果你想深入练，建议先拿一个1920×1080@60fps的工程试手，把乒乓RAM的地址切换和SAD状态机写熟，再升到4K。追问一句：你准备用哪种搜索窗口形状？矩形窗还是十字窗对BRAM节省有明显差别，面试官可能会追问这个细节。

块匹配省资源是共识，光流法在FPGA上基本属于给自己加戏。流水线就按帧缓存、查表权重、融合三级切，用乒乓RAM扛帧率，别在权重计算里用乘法器，LUT查表搞定。面试官真要你写伪代码，重点画好搜索窗状态机和valid/ready握手就行。

我直接说一个很多校招准备容易忽略的点吧：面试官让你手撕Verilog，其实他真正想看的不是你把整个HDR融合的代码一字不差写出来——那不可能，时间也不够。他更想看到的是，你能不能在一张A4纸上，把块匹配搜索窗口的边界条件画清楚，把流水线每一级之间的valid/ready握手时序画成波形图。

对齐方案这块，光流法在4K30帧下基本是给自己找麻烦。你算一笔账：4K分辨率是3840×2160，30帧对应像素时钟大概594MHz，一般FPGA跑不到这个频率，所以你必须要提多像素并行处理，比如每拍处理2个或4个像素。这时候光流法的梯度滤波、迭代求解、矩阵求逆，每一个步骤都要在并行化之后成倍增加DSP和BRAM，资源直接爆炸。块匹配用SAD就不一样，搜索窗±8像素的情况下，核心就是一个累加器加一个比较树。比较树用寄存器打拍，每级比较两个数，深度log2(搜索窗大小)，DSP只用在做SAD累加的时候，其它比较器用LUT实现，资源开销可控。

流水线设计这块，我建议你面试的时候不要一上来就画什么三级流水线的大框图，那太泛了。你先画一个乒乓RAM的状态机：每一帧进来时，写地址和读地址怎么错开，帧缓存切换信号怎么和AXI4-Stream的tready联动。这个状态机画清楚了，面试官就知道你对握手协议和跨时钟域处理有概念。然后再说权重计算，别用公式算，直接用双端口RAM预存多组曝光参数对应的权重表，像素值进来直接查表输出权重，这样整个流水线就是帧缓存读、SAD搜索、查表融合三级，每级之间用valid/ready握手，中间寄存器打一拍，时序收敛不难。

还有一个细节：如果面试官追问BRAM不够怎么办，你可以说用行缓存替代帧缓存，只存搜索窗需要的几行像素，而不是存整帧。代价是对齐精度会下降一些，但对于HDR融合来说，运动物体边缘的轻微模糊通常可以接受。这种取舍说出来，比硬扛着说我能优化到0 BRAM要实在得多。

你目前准备到哪个阶段了？是刚开始看AXI4-Stream握手协议，还是已经写过简单的SAD模块了？追问一句，你打算用哪个系列的器件做原型验证？这个会影响你BRAM和DSP的预算估算。