2026年FPGA校招，手撕Verilog实现AXI4-Stream实时中值滤波，面试官说我的排序网络时序不满足，怎么优化流水线深度和并行度才能满分？

面试官提奇偶排序就说明他想要你按 Batcher 网络来，冒泡排序在5×5窗口下组合逻辑路径太长，时序不满足很正常。关键是先把窗口的行缓存做好，然后每一列排序用三级流水，再对五个列中值做一次奇偶排序，总共大概6-7级流水就能跑200MHz以上，资源上多用寄存器换LUT，别省。

个人感觉你纠结的点其实不在排序网络本身，而在窗口数据的对齐方式。5×5窗口要同时读出25个像素，如果只用行缓存+单口RAM，读时序不好控制，容易让排序网络输入不干净。建议先确认你的shift register或者BRAM配置有没有让输出在同一拍对齐，否则后面排序网络时序再优化也是白搭。排序深度的话，常见做法是奇偶排序用5级完全流水，每一级只做相邻比较和交换，这样组合逻辑只有一级比较器加一个MUX，时序压力很小。资源方面，25个元素的全比较网络如果全展开会吃掉大量LUT，你可以考虑用部分并行+串行化，比如每拍只处理一行，牺牲一点吞吐换面积，但面试场合一般默认要全流水。最后追问一句，你当时行缓存用的是BRAM还是分布式RAM？这个会影响数据对齐的拍数。

先别急着改排序网络，你把问题拆成三步看会更清楚。第一步，窗口滑动怎么做到每个时钟输出一个新的5×5窗口？这通常需要四行行缓存加上当前行数据拼接，每行缓存深度等于图像宽度，输出时对齐到同一拍。第二步，单列排序。5个像素做全排序，如果纯组合逻辑，比较器级联深度大约log2(5)取整是3级，但冒泡排序是串行比较，5个元素要4级比较链，组合路径太长。换成奇偶排序，每一级只做相邻对比较，5个元素只需要5级比较，但每级只含一个比较器加MUX，路径很短，适合流水。第三步，五列中值再排序。五个列中值用同样的奇偶排序再做一次，再加一级流水拿中间那个值。这样总流水深度大概是：窗口对齐1级 + 列排序5级 + 列中值排序5级 + 输出寄存器1级，共12级，延迟12拍，但频率能上250MHz以上。资源上注意每级流水都要用寄存器打拍，不能省，否则综合工具会报时序违例。另外一个小技巧：如果你用的器件有DSP48，可以用它来做比较器的快速进位链，但一般用LUT就够了。最后，面试官期待的满分做法可能还包括用valid/ready握手机制让流水线可暂停，你加上这个会显得更专业。你现在的图像分辨率是多少？如果是1080p，行缓存深度要设1920，BRAM资源够吗？这个得提前算一下，不然面试被追问会卡住。

面试官提奇偶排序其实是在暗示你用 Batcher 那种比较网络，而不是一直想着冒泡。冒泡在5个元素上要4级比较链，组合逻辑太深。换成奇偶排序，每一级只做相邻对比较，5个元素跑5级，但每级就一个比较器加一个MUX，路径短很多。你行缓存做好让25个像素同一拍对齐，然后列排序5级流水，再拿五个列中值做一次5级排序，最后一级取中间值，总共12级左右。资源上多用寄存器打拍，别省LUT。你当时行缓存用的是BRAM还是分布式RAM？这个会影响对齐的拍数。

你的问题其实可以拆成两个相对独立的部分：窗口数据对齐和排序网络流水。很多人一上来就盯着排序网络优化，结果发现时序还是不行，因为窗口输出的25个像素根本不在同一拍。建议你先确认行缓存的实现方式。如果用的是单口BRAM，读时序天然多一拍，需要做乒乓操作或者用移位寄存器打平。比较稳妥的做法是四条行缓存加当前行，每条缓存深度等于图像宽度，输出时用寄存器打拍对齐，这样窗口数据在第五个时钟沿全部就绪。排序网络这边，奇偶排序的5级流水是标准做法，但你要注意每级流水之间必须插入寄存器，否则综合工具会试图把多级比较器合并成一个长路径。资源上，25个元素的奇偶排序完全展开大概需要25个比较器加MUX，每个比较器又输出大小两个值，LUT消耗在几百个左右，对于现代FPGA来说完全可以接受。如果你还想降低资源，可以考虑把5×5窗口拆成5组列排序并行做，每组只对5个元素排序，然后五个列中值再排序，这样比较器数量从全展开的几十个降到10个左右。时序上大概6-7级流水就能跑300MHz以上。最后追问一句，你面试时是纯手写还是用了EDA工具辅助？如果是手写，记得在代码里用parameter定义排序级数，方便面试官看你的流水思路。

个人感觉你纠结的点其实不在于奇偶排序本身，而在于冒泡排序在FPGA里为什么不行。冒泡排序每个比较结果都依赖前一步，综合工具没法做重定时，所以路径会越来越长。奇偶排序好就好在每级比较器只依赖上一级寄存器，互不耦合，工具可以自动打平路径。你实际写Verilog的时候，可以用generate for循环把5级比较器展开，每级之间用wire连到下一级的input寄存器，这样代码很干净。资源方面，5×5窗口的全奇偶排序大概要25个比较器，每个比较器输出两个值，LUT消耗在500左右，对于Xilinx K7级别芯片完全够用。如果面试官还嫌资源大，你可以提一个折中方案：先做行内排序，每行5个像素用奇偶排序5级流水，得到每行的中值，然后对五个行中值再做一次奇偶排序，这样比较器数量减半，但流水深度只增加1级，大约7级就能出结果。这个思路在工程上常用，因为5×5窗口里行间的相关性比列间强，先做行排序不会损失太多精度。最后不追问了，你按这个思路改改应该能过面试官那关。

面试官让你从冒泡换奇偶排序，核心原因其实不是排序算法本身好不好，而是冒泡在硬件里会造成组合逻辑链过长。冒泡每次比较都依赖前一次结果，5个元素就要串4级比较器，加上5×5窗口有25个元素，你要先对每列排序再对列中值排序，总级数会堆到十几级，路径自然爆炸。奇偶排序每级只做相邻对比较，结果直接打到下一级寄存器，工具可以自动做retiming，时序就好很多。具体到5×5中值滤波，我见过比较实用的做法是：先把行缓存做对，确保25个像素在同一拍对齐；然后对每列5个像素做奇偶排序，5级流水；再拿五列的中值（每列第三个输出）做第二次奇偶排序，也是5级流水；最后一级从排序结果里取第三个就是中值。这样总共10到11级流水，深度可控，LUT消耗大约在600到800之间，对现代FPGA来说很轻松。如果你还想省资源，可以试试先对每行做奇偶排序，取每行的中值，再对这五个行中值做一次排序，比较器数量能减半，但流水深度只增加一两级。不过要注意，面试官大概率想看你有没有理解为什么冒泡不行，以及你有没有意识在每级之间插寄存器。你当时写代码的时候，行缓存用的是BRAM还是distributed RAM？这个会影响窗口对齐的拍数，进而影响你排序网络的输入时序。

冒泡排序在FPGA里就是给综合工具挖坑，每拍比较结果都依赖上一拍，路径越来越长。奇偶排序每级独立，打完拍子再比，时序自然好。别纠结模板，把列排序和行中值排序各拆成5级流水，中间插满寄存器就行。

这个问题其实有两个层次要理清，第一个是为什么冒泡不行，第二个才是怎么用奇偶排序把时序做合格。很多人卡在第二个层次，但面试官更想看你有没有意识到第一个层次背后的硬件思维差异。冒泡排序在软件里是O(n^2)，但在FPGA里，5个元素的冒泡需要4级比较链，每一级比较器都依赖上一级的输出，综合工具没法做retiming，所以组合逻辑路径会随着元素数量线性增长。到了5×5窗口，你要对5列各做一次排序，再对5个列中值做一次排序，如果用冒泡，单列就要4级，五列串起来就是20级组合逻辑，路径长度轻松超过10ns，200MHz都跑不到。奇偶排序之所以好，是因为它每级只做相邻对比较，比较结果直接写到寄存器，下一级读的是寄存器的值，不是上一级的组合输出。这样每级之间都是干净的寄存器到寄存器路径，工具可以自动做retiming和物理优化。具体实现上，我建议你先把窗口对齐做好，这是排序网络能正常工作的前提。用四条行缓存加当前行，每条缓存深度等于图像宽度，输出时用寄存器打拍，保证25个像素在同一时钟沿就绪。然后对每一列的5个像素做奇偶排序，5级流水，每级只做两两比较和交换，用generate for循环展开。五列并行做，得到五个列中值。再对这五个中值做第二次奇偶排序，也是5级流水，最后一级取第三个输出。总流水深度大约11到12级，延迟12拍，但频率可以跑到250MHz以上。资源方面，每个比较器大概消耗几十个LUT加一个MUX，25个元素的全比较网络大概要25个比较器，再加一些寄存器打拍，总体LUT消耗在800以内，对于Xilinx Artix-7或Zynq级别的芯片完全够用。如果你还想继续优化面积，可以把列排序和行排序串行化，每拍只处理一列，这样比较器数量减到5个，但吞吐会降为原来的五分之一，适合对帧率要求不高的场景。面试时提到这种trade-off会加分，说明你不仅知道怎么做，还知道什么时候该这么做。你当时写代码的时候，有没有在每级比较器后面都显式例化寄存器？还是直接用的wire赋值？这个细节决定了综合工具能不能把你的意图翻译成流水线。

其实你这个问题，最容易被忽略的一步不是排序网络本身，而是窗口数据到底能不能同时到达排序入口。很多人一上来就写奇偶排序的5级流水，结果发现时序还是爆，因为行缓存用的BRAM读数据天然多一拍，25个像素并不是在同一拍就绪的。建议你先画一下时钟域图，确认行缓存输出到排序输入之间有没有插入足够多的寄存器打平路径。具体来说，如果你用四条行缓存拼接当前行，每条缓存的读延迟需要单独处理，常见做法是在缓存输出口加一级寄存器，然后再用一个五拍移位寄存器把五列数据对齐，这样窗口数据在第五个时钟沿全部就绪。排序网络这边，奇偶排序的5级流水确实是标准做法，但你要注意每级流水之间必须插满寄存器，否则综合工具会试图把多级比较器合并成一个长组合链。还有一个更关键的点：5×5窗口的列排序和行中值排序其实可以共用同一套比较器结构，你不需要为列和行分别写两套不同的代码，用generate for循环把比较器实例化5次，每列一套，每套内部做5级流水，然后对五个列中值再做一次同样的5级流水，这样代码复用性好，综合后的LUT消耗大概在700左右。面试官真正想看的其实不是你记不记得奇偶排序的模板，而是你有没有意识到冒泡排序在硬件里为什么不行——因为每级比较都依赖上一级的组合输出，工具没法做retiming。你如果能在现场画一个简单的流水级图，标出每级寄存器的位置和组合逻辑的深度，再解释为什么奇偶排序每级只做相邻对比较、结果直接写寄存器、工具可以自动打平，他就知道你是真懂了。资源与时序的平衡点在于：你可以在第一级流水里允许比较器稍微复杂一点（比如同时做大小比较和交换），但后续每一级都必须用寄存器隔开，不要试图省寄存器去拼面积。另外追问一句，你当时行缓存用的是BRAM还是分布式RAM？这个会影响对齐需要的额外拍数。