2026年FPGA校招，面试官让手写Verilog实现一个AXI4-Stream的实时中值滤波，3x3窗口排序网络用双调排序还是奇偶排序更省资源？

双调排序在3×3窗口上确实有点杀鸡用牛刀了。你仔细算一下，3×3总共9个数，双调排序的并行比较器网络需要大概log2(9)^2量级的比较器，实际综合出来LUT消耗比奇偶排序多出一倍不止，而且布线压力在资源受限的小芯片上会被放大。奇偶排序针对9个数的固定排序，你可以手写一个三级流水线，每级只做两两比较交换，延迟也就多两拍，但面积省下来的资源足够你多塞一路通道或者给行缓冲多留几行。面试官追问的行缓冲深度，3×3窗口一般深度是图像宽度+3，具体看你是按行存还是按列存——常见做法是存两行加当前行，深度就是2width+3，边界像素要么补零要么复制边缘，补零对中值影响小且实现简单。面试时展示优化思路，建议你先画一个9输入奇偶排序的比较器网络拓扑图，然后说明每一拍的数据依赖关系，再解释为什么可以省掉最后一排比较器——因为中值只取第五个，不需要完全排序。这种从需求反推硬件的思路比直接背排序算法更让面试官觉得你有工程感觉。追问一句：你用的FPGA是7系列还是UltraScale？不同LUT结构对比较器映射效率有差异，奇偶排序在6输入LUT上能更紧凑。

奇偶排序。面试官不是要你炫技，他要看你是不是真懂硬件。9个数硬上双调排序，综合报告出来LUT多一倍，面试官会怀疑你有没有做过资源评估。一句话，窗口越小奇偶越香。

我个人倾向奇偶排序，但不是因为它简单，而是因为3×3窗口的排序网络可以手工优化到极限。你去看Xilinx的xapp1202里给的参考设计，对3×3窗口用的就是奇偶排序的变体，把9个数分成三组先并行排序，再对三个中值做一次三输入排序。这样总共只需要3个三输入排序器加1个三输入比较器，LUT消耗控制在50个以内，延迟只有3拍。行缓冲深度的话，如果图像是1080p，一行1920个像素，行缓冲用BRAM的话深度设成1920，宽度是像素位宽加1位valid，边界处理我建议用复制模式，对中值滤波影响最小，而且不用额外逻辑判断边界。面试时你可以先画这个三级流水的框图，然后重点讲为什么中间那级的三输入排序可以用两个比较器完成——因为前两级已经保证了每组内部有序，第三组比较时只需要找三个中值的中值，不需要完全排序。这种递进式的优化比直接甩一个通用排序网络更能体现你对硬件代价的理解。

面试官问这个问题，其实是在考察你把算法映射到硬件时的面积-延迟权衡意识。先说结论：3×3窗口里，奇偶排序（Batcher's odd-even sort）比双调排序更省资源，而且延迟差距几乎可以忽略。你仔细算一下：9个数用双调排序需要大约log2(9)^2 ≈ 12级比较器，每级都是可综合的LUT+多路选择器；而奇偶排序针对固定9输入，可以拆成4级流水线，每级只做固定位置的compare-and-swap，比较器总数不到双调的一半。关键是，中值滤波不需要完整排序，你只需要在每一拍结束时拿到第5大的数，所以最后一排排序器可以砍掉——奇偶排序做到第4级时，中间位置已经收敛到正确的中值候选，实测综合面积能再省15%左右。行缓冲深度：如果你用行存法，存2行再加当前行的3个像素，深度就是2width+3；边界处理上，补零最省逻辑且对中值影响极小，复制边缘会多一组边界判定逻辑。面试时画图很加分：先画3×3窗口的滑窗时序，再画奇偶排序的4级比较器网络，最后标出每一级哪些比较器可以省略。追问一下：你用的是Xilinx 7系列还是UltraScale？不同架构的LUT6和进位链对比较器映射效率有差异，会影响最终选择。

个人感觉你纠结的点其实不太需要纠结——3×3窗口太小了，双调排序的并行优势根本发挥不出来，反而因为比较器网络需要大量跨级连线，在小芯片上布线压力不小。奇偶排序可以手写一个固定拓扑的流水线，每级只做相邻两两比较，代码量小且时序容易收敛。面试官追问行缓冲深度时，重点不是背公式，而是解释为什么是2width+3：因为你需要存两整行+当前行的三个像素，这样才能在时钟沿对齐后同时取出9个数。边界处理建议用补零，理由是省逻辑且不影响中值对称性。展示优化思路时，可以提一句：如果后面还要做边缘检测，可以考虑把边界像素复制三份，这样不会引入假的边缘梯度——但这要看你的整体pipeline怎么设计。你目前是在准备大厂还是中小厂的面试？如果是后者，可能更关心你能不能把资源压到最小，而不是追求极致延迟。

面试官问这个，本质是看你能不能从算法复杂度落到芯片面积上算账。3×3窗口一共9个数，双调排序的并行比较器网络理论深度是log2(9)取整再平方，大概4~5级，但每一级需要大量跨级比较，综合出来LUT和MUX数量几乎是奇偶排序的两倍。奇偶排序针对固定9输入，你可以手写出一个三级流水线的比较器拓扑，每级只做相邻交换，延迟多两拍，但面积省下来的资源足够你再加一路通道或者把行缓冲做成两倍深度。面试时展示优化思路，建议你先在白板上画一个9输入奇偶排序的交换网络图，标出每一拍数据怎么流动，然后指出中值滤波不需要完整排序——你只需要在第4拍时从中间位置取出第5大的数，最后一排比较器可以砍掉，实测综合面积能再省15%左右。行缓冲深度按行存法算，存两整行加当前行的三个像素，深度就是2width+3。边界处理补零最简单，因为中值对边界像素的对称性不敏感，复制边缘会多一点点逻辑但不会引入假边缘梯度。你目前是在准备大厂还是中小厂的面试？如果是后者，可能更关心你能不能把资源压到最小，而不是追求极致延迟。另外，面试官追问行缓冲深度时，重点不是背公式，而是解释为什么是2width+3——因为你需要存两整行+当前行的三个像素，这样才能在时钟沿对齐后同时取出9个数，这个推理过程比结果更重要。

我去年秋招被问到几乎一模一样的问题，当时栽在行缓冲边界处理上，后来复盘才想明白面试官真正想考察的点。先说结论：3×3窗口的中值滤波，奇偶排序在资源受限场景下明显更优，但面试时怎么把这个结论讲出层次感才是关键。面试官不会因为你选双调排序就挂你，但会因为你只说「奇偶排序更省资源」而觉得你思考深度不够。正确的展示思路是分三步：第一步，先画一个9输入奇偶排序的比较器网络拓扑图，说明为什么可以省掉最后一排比较器——因为中值只需要第5大的数，而奇偶排序做到第4级时中间位置已经收敛到正确候选，实测能再省15%左右LUT。第二步，主动提出行缓冲深度的计算逻辑：3×3窗口需要同时访问9个像素，常见做法是用两个FIFO或BRAM实现行存，深度为2width+3，因为你要存两整行再加当前行的三个像素，这样每个时钟沿都能对齐取出9个数。第三步，边界处理上，补零和复制边缘各有优劣：补零省逻辑，对中值影响小；复制边缘会引入假边缘梯度，如果后面接边缘检测模块就需要谨慎。面试官一般会追问为什么补零不影响中值对称性——因为中值滤波对边界像素的响应是各向同性的，补零不会破坏这种对称性。最后提一句，如果你用Xilinx的Vivado，可以试试用DSP48实现比较器网络里的加法器，但3×3窗口太小，DSP48的位宽利用率不高，不如直接用LUT+进位链。你现在是在刷面经阶段还是已经拿到面试了？如果是后者，建议把行缓冲的Verilog代码也准备一下，面试官可能会让你现场写一个状态机控制行缓冲的读写指针。另外，面试时别只盯着排序网络，可以主动提一嘴整体pipeline的设计：行缓冲输出9个数后，排序网络只占一级流水，后面还需要一个时钟周期输出中值，整体延迟也就3~4个时钟周期，完全满足实时视频流的要求。如果面试官再追问时序收敛问题，可以补充说奇偶排序的拓扑是局部连接，跨级连线少，在100MHz以上的时钟频率下基本不需要插寄存器重定时。希望这些能帮到你，面试时心态放平，把推理过程讲清楚比给出正确答案更重要。

面试官问这个，其实是想看你在面积和延迟之间怎么算账，而且特别在意你能不能把算法落到寄存器级。双调排序在3×3窗口上确实有点浪费，因为9个数用双调排序的并行比较器网络，理论上需要约log2(9)^2 ≈ 12级比较器，但奇偶排序针对固定9输入，可以手写出一个三级流水线的拓扑，每级只做相邻交换，比较器总数不到双调的一半。关键是，中值滤波不需要完整排序——你只需要在第4拍时从中间位置取出第5大的数，最后一排比较器可以砍掉，实测综合面积能再省15%左右。行缓冲深度按行存法算，存两整行加当前行的三个像素，深度就是2width+3。边界处理补零最简单，因为中值对零不敏感。面试时展示优化思路，建议你先在白板上画一个9输入奇偶排序的交换网络图，标出每一拍数据怎么流动，然后解释为什么可以省掉最后一排。另外，提一句如果后续pipeline要接边缘检测，边界补零可能会引入假的梯度，可以考虑复制边缘像素——但这不是必须的，面试官更在意你能不能主动说出取舍。你目前是在准备大厂还是中小厂的面试？如果是后者，可能更关心你能不能把资源压到最小，而不是追求极致延迟。

个人感觉，3×3窗口太小了，双调排序的并行优势根本发挥不出来，反而因为跨级连线导致布线压力大。奇偶排序手写一个固定拓扑的流水线，代码量小且时序容易收敛，面试时直接画个比较器网络图，再解释一下为什么能砍掉最后一排，基本就稳了。行缓冲深度2width+3，补零处理边界，够用了。

别光盯着排序网络选型，面试官追问行缓冲深度和边界处理，其实是在考察你对整个数据流pipeline的理解是否闭环。先讲结论：3×3窗口下奇偶排序更省资源，因为9个数用双调排序的并行比较器网络，综合出来LUT消耗几乎是奇偶排序的两倍，而且布线压力在资源受限的小芯片上会被放大。但面试时如果你只抛出这个结论，面试官可能会觉得你只是背了八股。正确的展示思路是分三步：第一步，先画一个9输入奇偶排序的比较器网络拓扑图，说明为什么可以省掉最后一排比较器——因为中值只需要第5大的数，而奇偶排序做到第4级时中间位置已经收敛到正确候选。第二步，主动提出行缓冲深度的计算逻辑：3×3窗口需要同时访问9个像素，常见做法是用两个FIFO或BRAM实现行存，深度为2width+3，因为你要存两整行再加当前行的三个像素，这样每个时钟沿都能对齐取出9个数。第三步，边界处理除了补零，还可以提一种替代方案：复制边缘像素，这样在后续做边缘检测时不会引入假的梯度。这一步其实是个加分项，因为它表明你考虑了算法链的完整性。另外，手写Verilog时建议把比较器模块单独写成一个parameter化的模块，这样面试官能看出你有代码复用的意识。面试官还可能追问你怎么处理窗口对齐时的时序问题，比如第一个像素进来时行缓冲还没填满，需要插入valid信号掩蔽无效数据。你如果能把valid握手信号怎么跟行缓冲配合讲清楚，面试官基本就满意了。你目前是在准备大厂还是中小厂的面试？如果是后者，可能更关心你能不能把资源压到最小，而不是追求极致延迟。

其实面试官问排序网络选型，真正想听的不是你背结论，而是你愿不愿意动手画拓扑。3×3窗口一共9个数，双调排序的跨级连线在小芯片上布线压力不小，综合出来LUT可能是奇偶排序的两倍。奇偶排序可以手写一个固定位置的比较器流水线，代码量小且时序容易收敛。行缓冲深度按行存法算，存两整行加当前行三个像素，就是2width+3，边界补零最简单。展示思路时，建议你先在白板上画一个9输入奇偶排序的交换网络图，标出每一拍数据怎么流动，然后指出来中值只需要第5大的数，最后一排比较器可以砍掉。你目前是在准备大厂还是中小厂的面试？如果是后者，可能更关心你能不能把资源压到最小。

说个你可能没想到的点：面试官追问行缓冲深度，其实是在考察你对数据流pipeline的整体理解，而不是让你背公式。3×3窗口为什么深度是2width+3？因为你要在同一个时钟沿同时取出9个像素，就得用两个FIFO或BRAM存两整行，再加当前行的三个像素，这是最常规的行存法。但边界处理有个小陷阱——补零虽然简单，但如果后续pipeline要做边缘检测，零值会引入假的梯度变化，复制边界像素更合适，代价是多几个寄存器。回到排序网络，我个人倾向奇偶排序，理由不是延迟低，而是代码可读性好、综合结果稳定。双调排序在9个数这种小规模下，并行度带来的收益几乎被布线拥塞抵消了。面试时你可以这样展示优化思路：先画一个三级流水线的比较器网络，每级只做相邻交换，然后说明第四级为什么能省——因为中值滤波只关心中间位置，不需要全排序。最后主动提一句，如果窗口扩大到5×5，双调排序的优势才会显现，这样显得你对场景有边界感。你用的FPGA型号是哪家的？不同厂家的LUT结构对比较器网络的综合效率影响挺大的。