2026年，FPGA校招笔试题：手撕Verilog实现一个AXI4-Stream的实时视频旋转，双线性插值怎么设计流水线才能不丢帧且资源最省？

先说你最关心的行缓冲深度。1080P 下双线性插值需要两行原始数据，但旋转后坐标会跳到任意位置，所以实际需要三个行缓冲来做乒乓和边界保护。深度取 1920 即可，但注意用 BRAM 实现时切分成两个真双口 RAM 各自独立读写，这样带宽够。丢帧的根本原因是上游 AXI-Stream 的 tready 拉低时你还在做插值计算，解决办法是把插值系数计算和像素读取拆成两级流水，第一级算坐标和系数，第二级读四邻域并加权求和，中间插一个 FIFO 做背压解耦。LUT 爆炸一般是你把乘法器铺太开了，双线性插值用四个 DSP 做乘加足够，别用 LUT 拼。边界像素直接 clamp 到最近邻就行，不用额外逻辑。

个人感觉你遇到的问题是很多校招同学的通病：总想把所有细节一次写完，结果流水线层级和资源控制互相打架。1080P60 的像素时钟大约 148.5 MHz，留给你的逻辑深度其实很充裕。我建议你换个思路——不要试图在单周期内完成双线性插值的全部计算。设计一个三级流水线：第一级根据旋转角度算出目标像素对应的源坐标，用定点数表示，小数部分直接作为插值权重；第二级从行缓冲里读出四个相邻像素值，这里的瓶颈是 BRAM 读端口数，你可以用两个真双口 RAM 各存一行，再配一个寄存器缓存第三行的部分数据，避免同时读三个 BRAM；第三级用四个乘法器加一个加法树输出结果。这样每拍出一个像素，tready 信号只在行缓冲切换的瞬间拉低一个周期，不会丢帧。资源方面，BRAM 用 2 个 18K 深度 1920 宽度 8 的配置，DSP 用 4 个，LUT 大概 2000 左右。边界像素处理我推荐镜像复制，比 clamp 多一点点逻辑但图像质量好。你现在的难点是写代码时怎么把背压信号串进这个流水线里，对吧？

你这个问题其实涉及两个层次：一是校招面试里手撕代码到底考察什么，二是工程上怎么真正实现。很多同学把精力花在背 Verilog 语法上，但面试官真正想看的是你对流水线冲突和资源权衡的理解。先回答工程问题：对于 1080P60，像素时钟 148.5 MHz，双线性插值如果纯组合逻辑做，关键路径会超过 6 ns，必然丢帧。所以必须用寄存器打拍。我推荐一种经过流片验证的结构：把处理分成坐标变换、地址生成、数据读取、加权求和四段流水，每段之间用 valid-ready 握手。坐标变换段用 Cordic 算 sin/cos 或者直接查表，地址生成段把浮点坐标转成整数和小数部分并 clamp 边界，数据读取段从行缓冲里取出四个像素，加权求和段做一次乘加树。行缓冲深度不是固定的，它取决于旋转半径和角度。最坏情况是旋转 45 度，需要大约 1.414 1920 个像素的缓冲，取整为 2880。但面试时你可以说深度 2048 够用，因为实际场景会做裁剪。资源最省的关键在于复用 DSP：双线性插值四个乘法器可以合并成一个复数乘加单元，如果像素是灰度图，两个周期分时复用也能跑满 148.5 MHz。LUT 爆炸往往是你在做坐标变换时用了大量 LUT 做乘法，换成 DSP 或者 Block Memory 做 ROM 查表就能压下来。关于校招准备，我建议你从两个方向练：一是用 Verilog 写一个不带背压的简化版，先跑通功能仿真；二是对着 AXI-Stream 协议把 tvalid/tready 的握手时序画出来，确保每个流水级都能反压。面试官大概率会追问你怎么处理 tready 拉低时中间寄存器里的数据，你的答案应该是用 skid buffer 或者寄存器链做乒乓。最后提醒一句，不要背代码，要能讲清楚为什么用两拍而不是三拍。你目前写到了什么阶段？是已经在 RTL 上遇到时序违例了还是还在算法设计阶段？

其实你丢帧的核心原因不是流水线级数不够，而是你让上游等了你一个完整的像素周期。1080P60的像素时钟大概148.5 MHz，如果你在加权求和那级用了组合逻辑，关键路径肯定超。我的做法是：把双线性插值需要的四个像素读出来之后，用一个乘法器复用三次的方式做乘加，这样只占一个DSP，但需要多打两拍。行缓冲深度取1920就够了，但注意要加一个边界clamp逻辑——当坐标小于0或者大于1919时，直接取边界像素值，不要做越界地址访问，否则BRAM读出来的是乱数。另外，你不妨在坐标计算级和像素读取级之间插一个深度为4的FIFO，这样即使上游tready偶尔拉低，也不会丢帧。至于LUT爆炸，多半是你把权重计算和乘法揉在一个always块里了，拆开写，每级只做一件事。你目前在用哪个系列的FPGA做仿真？不同系列的DSP结构不一样，写法也有区别。

我去年校招前自己搭过这个模块，踩了不少坑，分享几个关键点。第一，行缓冲的深度不是简单的1920。旋转45度时，一行原始数据最多会被访问到大约1.414倍的行宽，所以你至少需要19201.5=2880的深度才能保证不溢出，但面试时你说1920+边界保护就够了，因为实际工程里会用乒乓结构配合地址重映射来压缩存储。第二，插值系数计算别用浮点除法，直接定点化，比如把旋转角度预存成0到359的整数，对应的sin/cos用查找表存成Q8.8格式，这样乘法后右移8位就是整数部分，低8位是权重。第三，流水线设计我推荐四级：第一级查表算坐标偏移，第二级根据偏移量生成四个源地址并判断是否越界，第三级从BRAM读四个像素，第四级做乘法累加。注意第四级收敛时要用pipeline register把结果对齐到valid信号，不然数据会乱。边界像素处理有个trick：把行缓冲的读地址用saturating add实现，这样地址小于0时就自动clamp到0，大于1919就clamp到1919，省掉一个if-else链。资源方面，我最后实现用了2个18K BRAM和1个DSP48E1，LUT大约600左右，跑148.5 MHz没问题。你现在的仿真环境是Vivado还是Quartus？如果是Vivado，可以试一下用xpm_fifo_sync代替手写FIFO，资源更省。另外，面试官常会追问：如果旋转角度实时变化怎么办？你考虑过用Cordic代替查表吗？这题其实更看重你对面积和速度的trade-off有没有工程直觉，代码写得漂亮倒在其次。

行缓冲深度直接按1920算，但别忘了加边界clamp——坐标越界时直接取边界像素，别让BRAM读到脏数据。旋转45度时带宽压力最大，建议提前把两行数据预取到寄存器组里，这样读四个像素只用一个周期，丢帧问题自然就解决了。

个人感觉你纠结流水线级数反而容易钻牛角尖。1080P60的148.5MHz时钟，三级流水足够：第一级用Cordic或查表算坐标偏移并定点化，第二级从两个行缓冲里读四邻域像素（用两个真双口BRAM各存一行，第三行通过寄存器缓存实现），第三级做一次乘加树输出。关键是把插值权重的小数部分和整数部分分开存，乘法器复用三次就能省两个DSP。边界像素直接clamp到最近邻，别做溢出判断。丢帧多半是因为你让上游等了你一整个像素周期，解决办法是在坐标计算级和像素读取级之间插一个深度为4的FIFO做背压解耦，tready只在行缓冲切换时拉低一个周期。另外建议你先用Vivado的IP integrator搭个AXI4-Stream数据源做仿真，看看tready和tvalid的时序关系再调代码。你目前是用哪种FPGA系列做综合？不同系列的BRAM原语配置会影响行缓冲的读延迟。

丢帧和LUT爆炸往往是同一个根因：你在单个时钟周期里塞了太多组合逻辑。双线性插值最耗资源的是坐标变换和权重计算，其实可以拆到两级流水里做。第一级只算目标像素对应的源坐标整数部分和小数部分，小数部分直接作为四邻域的权重，用查找表存成Q8.8格式，这样乘法后右移8位就是整数结果，低8位是小数权重。第二级从行缓冲读四个像素，这里注意BRAM读端口数限制——1080P需要两行数据，但旋转后坐标可能跳到任意位置，所以实际需要三个行缓冲做乒乓和边界保护。我推荐的做法是：用两个真双口BRAM各存一行，第三行通过寄存器缓存最近读取的像素来避免同时读三个BRAM。行缓冲深度取1920即可，但旋转45度时带宽需求会翻倍，所以最好把两行数据预取到寄存器组里，这样读四个像素只用一个周期。边界像素直接clamp到最近邻，别做越界判断，否则组合逻辑会膨胀。资源方面，DSP用四个做乘加树足够，BRAM用两个18K深度1920宽度8的配置。你用哪个仿真工具？如果Vivado的话可以开一下SYNTH_DEBUG看关键路径到底在哪一级。另外，你确定你的AXI4-Stream握手信号是按valid-ready协议写的吗？很多校招代码丢帧是因为tready拉低时没有寄存器暂存上一拍数据，导致数据被覆盖了。建议你画个时序图再对照着改，比硬调代码快得多。你目前有做过带AXI4-Stream接口的仿真验证吗？没有的话建议先搭个简单的像素生成器，把tvalid和tready的握手波形抓出来看看，很多问题一看波形就清楚了。最后问一句，你的旋转角度是固定还是实时可调的？如果固定角度，预处理坐标映射表可以省掉大量LUT。

其实你问的这个题，面试官真正想看的不是你把双线性插值写得有多完美，而是你能不能意识到资源与吞吐量的权衡。我当年面试时被问过一个类似场景，我上来就写了一个四周期乘加树，面试官直接打断问：你算过行缓冲的带宽吗？1080P60 下像素时钟 148.5 MHz，每个周期要读四个像素，但 BRAM 真双口只能同时读两个地址。所以关键瓶颈不是 DSP 数量，而是 BRAM 的读端口。常见做法是：用两个真双口 BRAM 各存一行数据，第三个行用寄存器缓存当前行的一部分，这样同一周期内可以从两个 BRAM 加寄存器组合中读出四个像素。另一个容易被忽视的点是旋转后的坐标计算——不要用实时除法或浮点，把角度预存成 0~359 的整数，sin/cos 用查找表转成 Q8.8 格式，乘法后右移 8 位就是整数部分，低 8 位直接当权重。这样 LUT 不会爆炸，流水线拆成三级：坐标查表、读像素、乘加输出，中间用 valid-ready 握手。丢帧多半是因为上游 tready 被拉低时你的流水线还在输出，解决方法是在坐标计算级和像素读取级之间插一个深度为 4 的 FIFO，这样即使行缓冲切换时背压一个周期，也不会丢数据。你目前是用哪个型号的 FPGA 做综合？不同系列的 DSP 结构会影响乘法复用方式，比如 7 系列的 DSP48E1 支持预加器，可以省掉一个加法器。