2026年，FPGA校招笔试题：用Verilog实现一个16点FFT，基2蝶形运算的流水线结构怎么设计才能满足100MHz时钟？

面试官说流水线深度不够，大概率不是嫌你级数少，而是每级内的组合逻辑太长导致关键路径超了10ns。16点FFT只有log2(16)=4级蝶形，三级肯定不对，得四级。你写的三级大概是把最后一级的旋转因子简化成±1合并了，但题目要的是标准基2结构，每级都要有复数乘加。旋转因子预存很简单：开一个16深度的ROM，地址用当前级数和蝶形序号组合生成，每级读一次。真正卡频率的是复数乘法器里的乘法累加，建议每级内部再打两拍：第一拍算完乘法输出乘积，第二拍算加减。这样每级实际会多出两级寄存器，但总流水深度变成4级蝶形+8级寄存器，吞吐率每时钟出一个点没问题。你还可以看看Xilinx的FFT IP核文档里那个流水线架构图，虽然它支持点数更大，但每级之间插寄存器的思路是一样的。追问一句：你当时写的旋转因子是直接算好存ROM还是用CORDIC实时生成？面试官在这个点上有没有追问？

16点FFT流水线，核心就两句话：四级蝶形不能少，每级内部把复数乘法拆成两拍打拍。旋转因子用ROM存，地址用级数和蝶形对号算。你写三级肯定被问住，补成四级，再在每级乘法器后插两级寄存器，100MHz轻松过。别想复杂架构，先保证时序收敛。

16点FFT流水线就是四级蝶形，每级乘法后打两拍。旋转因子ROM存，地址按级和蝶形索引拼。三级肯定不对，补到四级再试。

面试官说流水线深度不够，大概率不是嫌你级数少，而是每级内的组合逻辑太长导致关键路径超了10ns。16点FFT只有log2(16)=4级蝶形，三级肯定不对，得四级。你写的三级大概是把最后一级的旋转因子简化成±1合并了，但题目要的是标准基2结构，每级都要有复数乘加。旋转因子预存很简单：开一个16深度的ROM，地址用当前级数和蝶形序号组合生成，每级读一次。真正卡频率的是复数乘法器里的乘法累加，建议每级内部再打两拍：第一拍算完乘法输出乘积，第二拍算加减。这样每级实际会多出两级寄存器，但总流水深度变成4级蝶形+8级寄存器，吞吐率每时钟出一个点没问题。你还可以看看Xilinx的FFT IP核文档里那个流水线架构图，虽然它支持点数更大，但每级之间插寄存器的思路是一样的。追问一句：你当时写的旋转因子是直接算好存ROM还是用CORDIC实时生成的？这个选择会影响面积和时序，面试官可能想听你权衡。

100MHz对应周期10ns，16点FFT四级蝶形，每级里最耗时的就是复数乘法。我的做法是每级拆成两个流水阶段：先算乘法，寄存器打一拍，下一拍再做加减。旋转因子用16×16的ROM存，地址用级数和蝶形对序号拼起来。这样总流水深度四级蝶形加八级寄存器，时序能跑到150MHz以上。你试试把每级里的组合逻辑控制在5ns以内，应该能过。

面试官说流水线深度不够，其实不是说你级数少，而是每级内部的组合逻辑路径太长，导致100MHz时钟的10ns周期里塞不下。16点FFT基2结构固定是4级蝶形，你写三级大概率是把最后一级的旋转因子简化成±1了，但题目要求标准基2，每级都要有复数乘加。旋转因子预存很简单：开一个16深度的ROM，地址用当前级数和蝶形序号组合生成，每级读一次。真正卡频率的是复数乘法器里的乘法累加，建议每级内部再打两拍：第一拍算完乘法输出乘积，第二拍算加减。这样每级实际会多出两级寄存器，但总流水深度变成4级蝶形+8级寄存器，吞吐率每时钟出一个点没问题。你还可以看看Xilinx的FFT IP核文档里那个流水线架构图，虽然它支持点数更大，但每级之间插寄存器的思路是一样的。追问一句：你当时写的旋转因子是直接算好存ROM还是用CORDIC实时生成的？

我个人建议你别一上来就抠流水线级数，先想清楚面试官到底在考察什么。100MHz的约束在FPGA上其实不算高，16点FFT的关键路径往往不是蝶形单元本身，而是旋转因子的读取和复数乘法器内部的加法树。你写三级蝶形，我猜是把最后一级的旋转因子简化成±1了，这在某些算法实现里可以节省资源，但笔试题通常要求标准基2结构，每级都要有复数乘加。面试官说流水线深度不够，更可能是你的每级组合逻辑路径太长，比如你一次性在同一个时钟周期里完成了乘法、加法和旋转因子查表，那肯定超10ns。正确的做法是把每级蝶形拆成两个流水阶段：第一拍做乘法并寄存结果，第二拍用寄存后的乘积做加减法。这样每级需要两级寄存器，四级蝶形共八级，再加上输入输出打拍，总深度大概十级左右，但频率跑150MHz都行。旋转因子预存可以用一个16×16的ROM，地址用级数和蝶形对序号拼起来，注意ROM读取本身也有延迟，最好在乘法阶段之前一拍就读出来。如果你时间充裕，可以对比一下Xilinx的FFT IP核的手册里那个流水线架构图，虽然它是针对更大点数的，但每级之间插寄存器的思路完全一样。另外提醒一下，你做仿真验证时别只测几个正弦波输入，最好用随机数据对比Matlab的fft结果，不然容易漏掉位宽截断导致的误差。你现在是在准备投递前突击练习，还是已经拿到面试机会了？

面试官说你流水线深度不够，其实他在暗示你每级蝶形内部的组合逻辑堆得太厚了。16点FFT基2结构固定是4级蝶形，你写三级大概率是把最后一级的旋转因子简化成±1了，但笔试题通常要求每级都做标准复数乘加。旋转因子预存很简单：开一个16深度的ROM，地址用当前级数和蝶形序号组合生成，每级读一次。真正卡频率的是复数乘法器里的乘法累加，建议每级内部再打两拍：第一拍算完乘法输出乘积，第二拍算加减。这样每级实际会多出两级寄存器，但总流水深度变成4级蝶形+8级寄存器，吞吐率每时钟出一个点没问题。你还可以看看Xilinx的FFT IP核文档里那个流水线架构图，虽然它支持点数更大，但每级之间插寄存器的思路是一样的。追问一句：你当时写的旋转因子是直接算好存ROM还是用CORDIC实时生成的？这会直接影响查表延迟。

换个角度看，你被面试官挑刺可能不只是流水线深度问题，而是你整个架构的吞吐率模型没算清楚。16点FFT基2蝶形每级有8个蝶形运算，你的设计如果每时钟只处理一个蝶形，那吞吐率就是1点/时钟，100MHz下每秒100M点，听起来够用。但面试官说深度不够，我猜你在同一级里串行了多个蝶形，比如第三级你为了省寄存器把8个蝶形在一个时钟周期里全部算完——这会导致组合逻辑路径爆炸，别说100MHz，50MHz都悬。正确的做法是每级只处理一个蝶形，然后打拍到下一级。旋转因子我建议用查表法，16点的因子只涉及16个角度，存成16×16位复数ROM，地址用级数（0-3）和当前蝶形在级内的序号（0-7）组合，这样查表延迟固定为一个时钟。至于每级之间的寄存器数量，关键是要把蝶形运算拆成两拍：第一拍用两个乘法器并行算实部乘和虚部乘，结果打一拍；第二拍用两个加法器做加减，结果再打一拍。这样每级两拍，四级共八拍，加上输入输出各一拍，总延迟10个时钟，但频率轻松上150MHz。你试过用QuestaSim跑Timing Analysis吗？如果没有，建议先仿真看关键路径在哪根线上。

面试官说流水线深度不够，我猜你是在同一级里把多个蝶形串行算完了，比如第三级里四个蝶形全塞在一个时钟里。16点基2固定有4级，每级只处理一个蝶形，然后立刻打拍到下一级。旋转因子用16×16的ROM查表，地址用级数加蝶形序号拼出来，查表本身算一个时钟。每级内部建议拆两拍：先算乘法再打一拍，第二拍做加减。这样总深度大概十级，跑100MHz很稳。你试试把每级里的组合逻辑控制在5ns以内，应该能过。

说实话，这道题面试官真正想看的不是你会不会写FFT，而是你对流水线设计的理解深度。100MHz对应10ns周期，在FPGA上不算苛刻，但如果你把蝶形单元里的复数乘法、旋转因子查表、加减法全部堆在一个时钟里，那组合逻辑路径肯定超10ns。16点基2结构固定4级蝶形，你写三级大概率是把最后一级的旋转因子简化成±1合并了，这在某些场景下可以，但校招笔试题通常要求标准结构，每级都要有复数乘加。旋转因子预存很简单：开一个16深度的ROM，地址用当前级数和蝶形序号组合生成，每级读一次。真正卡频率的是复数乘法器里的乘法累加，建议每级内部再打两拍：第一拍算完乘法输出乘积，第二拍算加减。这样每级实际会多出两级寄存器，但总流水深度变成4级蝶形+8级寄存器，吞吐率每时钟出一个点没问题。你还可以看看Xilinx的FFT IP核文档里那个流水线架构图，虽然它支持点数更大，但每级之间插寄存器的思路是一样的。追问一句：你当时写的旋转因子是直接算好存ROM还是用CORDIC实时生成的？这会直接影响查表延迟。

换个角度，你被面试官挑刺可能不只是流水线深度问题，而是你整个架构的吞吐率模型没算清楚。16点FFT基2蝶形每级有8个蝶形运算，你的设计如果每时钟只处理一个蝶形，那吞吐率就是1点/时钟，100MHz下每秒100M点，听起来够用。但面试官说深度不够，我猜你在同一级里串行了多个蝶形，比如第三级你为了省寄存器把8个蝶形在一个时钟周期里全部算完——这会导致组合逻辑路径爆炸，别说100MHz，50MHz都悬。正确的做法是每级只处理一个蝶形，然后打拍到下一级。旋转因子我建议用查表法，16点的因子只涉及16个角度，存成16×16位复数ROM，地址用级数（0-3）和当前蝶形在级内的序号（0-7）组合，这样查表延迟固定为一个时钟。至于每级之间的寄存器数量，关键是要把蝶形运算拆成两拍：第一拍用两个乘法器并行算实部乘和虚部乘，结果打拍；第二拍用两个加法器做加减法。这样每级需要两级寄存器，四级蝶形共八级，再加上输入输出打拍，总深度十级出头。时序可以跑到150MHz以上。你当时有考虑过用CORDIC代替乘法器吗？虽然面积小但延迟更大，不太适合你这个场景。