2026年双非硕士，正在准备FPGA校招。面试官让我手撕Verilog实现一个AXI4-Stream的实时YOLOv8n卷积加速器，核心是脉动阵列。他追问DSP共享怎么实现，比如3×3卷积核和1×1卷积核怎么复用同一个PE？还有权重缓冲深度怎么算，输入特征图通道数变化时缓冲深度怎么调整才不会丢数据？求大佬给个具体推导，最好有代码片段，谢谢！
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