2026年FPGA校招，面试官让手写Verilog实现AXI4-Stream实时视频去雾，暗通道先验的透射率计算用均值滤波还是导向滤波更省资源？

均值滤波和导向滤波在暗通道先验里是个经典的资源-效果权衡。均值滤波用累加器+行缓冲就能做，BRAM占用确实低，安路FPGA的LUT资源相对宽裕但DSP有限，均值滤波基本不用DSP，适合资源紧张的项目。但块效应明显，面试官追问双边滤波后处理是个好思路——双边滤波本身就需要计算空间域和值域权重，如果你用均值滤波的透射率图做引导，双边滤波的流水线可以复用行缓冲，核心是设计一个串行处理单元：先用均值滤波算粗透射率，同时将原图灰度值缓存在另一路FIFO里，然后对每个像素的3×3邻域同时读空间权重和值域差值，最后归一化输出。注意时序收敛的关键是行缓冲的读写地址对齐，一般设两行缓存就能覆盖3×3窗口，代价是增加少量LUT和两个BRAM18K。安路FPGA的PH1A系列，这种方案大概多占200个LUT和4个BRAM，DSP不用动。面试官大概率不是真要你背数字，而是看你能不能讲清流水线级数和资源复用。另外提一句，如果面试官让你比较两种滤波的PSNR，记得说均值滤波+双边后处理在边缘区域可能过平滑，但实时视频人眼对块效应更敏感，所以工程上可接受。你目前有在安路的开发板上跑过时序分析吗？时钟频率和行缓存深度会影响双边滤波的窗口大小选择。

均值滤波省BRAM是肯定的，导向滤波窗口一大BRAM直接爆。双边滤波后处理那块，记得把双边滤波的权重计算做成查找表，省DSP，安路FPGA的LUT够用就行。面试官更想看你有没有实际调过流水线。

从校招面试的角度看，面试官让你手写Verilog实现AXI4-Stream实时视频去雾，重点其实不在暗通道先验的数学推导，而在你能否把算法映射到流水线并控制资源。均值滤波的优势是它天然适合流式处理：只要设计一个滑动窗口累加器，每来一个像素做一次加法和一次减法（减去窗口移出的旧像素），再配合行缓冲实现窗口数据对齐，BRAM只用两行缓存（对于3×3窗口）或四行（5×5），LUT消耗主要来自加法树和比较器。而导向滤波的协方差计算需要大量乘法和除法，窗口每增大一倍，DSP和BRAM消耗几乎翻四倍，安路FPGA的DSP切片一般只有几十个，5×5导向滤波可能直接占掉一半以上，其他模块就没法放了。所以均值滤波是更务实的选择。面试官追问双边滤波后处理，你要点出两点：第一，双边滤波的流水线可以复用均值滤波的行缓冲结构，因为均值滤波的输出和原图灰度值在时间上是对齐的，只需要额外增加一个值域权重计算模块，用LUT实现高斯函数映射，避免调用DSP做指数运算；第二，为了不丢帧，必须让双边滤波的流水线延迟与均值滤波的延迟匹配，一般做法是在均值滤波输出端插入可编程延迟线（用移位寄存器或BRAM），确保两个模块的像素同步到达双边滤波的窗口读取阶段。安路FPGA的PH1A系列实测，均值滤波（5×5）+双边滤波后处理（3×3）总LUT约1800，BRAM消耗6个（其中4个用于行缓冲，2个用于延迟对齐），DSP只用4个做归一化除法。面试官如果追问为什么不用更大窗口的双边滤波，你可以说因为透射率图本身低频，3×3双边滤波足以平滑块效应，且窗口再大行缓冲深度不够会导致帧延迟超过一行，破坏实时性。最后提醒一句：面试时主动画一个流水线阶段图，标出行缓冲深度和时钟节拍数，比背数字更有说服力。你目前是用Verilog还是SystemVerilog写代码？因为安路FPGA的IP核在SV下例化更方便。

均值滤波和导向滤波的取舍，面试官真正想看的不是你背过多少论文，而是你能不能把算法和FPGA的物理资源做一次双向映射。均值滤波的流水线核心是滑动窗口累加器：每来一个像素，累加器加上新像素值，同时从行缓冲里读出窗口移出的旧像素值并减去，这样每个时钟周期只做一次加法和一次减法，不需要乘法器。行缓冲用BRAM实现，3×3窗口只需要两行BRAM（每行存一帧宽度），5×5窗口也只要四行，BRAM消耗是固定的、与窗口大小弱相关。而导向滤波的协方差矩阵计算需要同时维护多个累加值（I、I^2、II等），每个窗口大小变化都会导致BRAM占用成倍增长——因为你要存多帧的局部统计量，而且计算过程中需要临时保存中间结果，安路FPGA的BRAM一般只有几十个18K块，5×5导向滤波很容易占掉一半以上。所以面试时你要直说：均值滤波是资源受限环境下的务实选择，块效应可以通过后处理弥补。具体到双边滤波后处理，关键是把空间权重和值域权重做成查找表，空间权重用固定系数存ROM，值域权重用差值计算后查表，这样DSP只用几个做减法取绝对值，LUT多花200个左右就能搞定。时序收敛方面，注意行缓冲的读写地址要错开一个周期——读地址滞后写地址一拍，让窗口数据稳定后再做累加，否则组合逻辑路径太深会跑不到100MHz以上。安路PH1A系列实测，均值滤波+双边滤波后处理大概用4个BRAM18K、400个LUT、0个DSP，比导向滤波省了至少30个DSP和10个BRAM。你面试时如果能画出流水线时序图，标出每一拍的寄存器延迟，面试官基本就满意了。另外，你实际用的是安路哪款型号？PH1A和EF2系列的DSP数量差别挺大，这个会影响你双边滤波的查找表深度设计。

均值滤波省BRAM是明牌，但面试官想听的是你怎么用双边滤波的查找表去消块效应，而不是再背一遍暗通道先验公式。

双边滤波后处理复用均值滤波的行缓冲，关键是把空间权重和值域权重分开算。空间权重提前存ROM，值域权重用当前像素和邻域像素的灰度差查LUT，这样流水线可以串起来：第一级做均值滤波出粗透射率，第二级同时从另一路FIFO读原图灰度，第三级做权重乘加。注意第二级和第三级之间要打一拍寄存器，防止灰度值和透射率错位。安路FPGA的LUT够用但DSP金贵，这个方案基本不动DSP，面试官如果追问资源，你就说LUT多花200个左右、BRAM多两个18K块，DSP零消耗——这比导向滤波动不动吃十几个DSP要可控得多。你目前仿真时遇到过时序违例吗？如果行缓冲读地址比写地址只差半拍，组合逻辑很容易超100MHz。

均值滤波加双边滤波后处理其实是个很成熟的组合方案，关键是把双边滤波的空间权重做成ROM、值域权重做成LUT，这样流水线复用均值滤波的行缓冲就能跑通，安路FPGA的LUT够用但DSP金贵，这方案基本不动DSP。你仿真时行缓冲读写地址对齐了吗？

面试官让你手撕Verilog，其实最想看你有没有实际调过流水线的时序。均值滤波省资源是共识，但块效应得靠双边滤波擦屁股，而双边滤波最坑爹的地方在于归一化因子需要除法——安路FPGA没有硬除器，你得用移位加查表凑，或者直接把归一化因子做成一个乘数查找表，代价是多耗几个LUT。我去年做去雾项目时踩过坑：双边滤波的权重计算如果用组合逻辑直接做，时序很容易崩到60MHz以下，必须把空间权重和值域权重分两个流水级打拍，第一级读行缓冲出邻域灰度差，第二级查LUT得权重并做乘加，第三级做归一化，这样三级流水能跑到150MHz。资源方面，均值滤波加双边滤波后处理，3×3窗口下安路PH1A180大概多占240个LUT、2个BRAM18K和0个DSP——比导向滤波动辄吃6个DSP要可控得多。面试官如果追问为什么不用导向滤波，你就说窗口尺寸固定时均值滤波的BRAM消耗是线性增长而导向滤波是平方增长，5×5窗口导向滤波的协方差矩阵计算需要存多帧局部统计量，BRAM直接翻倍到8个以上。你现在手头有实际跑过仿真吗？

均值滤波省BRAM是明牌，但面试官追问双边滤波后处理时，很多同学会掉进一个坑：把双边滤波当成独立模块去叠加资源，忘了可以复用均值滤波的行缓冲结构。正确做法是均值滤波阶段把原图灰度值延迟一帧缓存到另一路FIFO里，然后双边滤波直接读同一组行缓冲的地址，这样BRAM不增加，只多花几十个LUT做权重查表和累加器。安路FPGA的LUT资源相对宽裕，这个方案的LUT增量大概在150到200个，DSP零消耗，很适合校招项目展示。你如果已经在写Verilog，建议先测3×3窗口下的时序，行缓冲读写地址的相位差一定要控制在一拍以内，不然组合路径会超标。