2026年FPGA校招，大疆面试官问手撕Verilog实现AXI4-Stream实时视频HDR融合，多帧曝光怎么用流水线对齐才能不丢帧？

面试官追问BRAM资源有限，其实是在考察你对FPGA片上存储与外部带宽之间权衡的理解。三帧全存确实最直观，但大疆做视频处理，芯片上BRAM寸土寸金，不可能让你这么挥霍。更高效的做法是只缓存当前帧的曝光参数和行统计信息，而不是整帧像素。具体来说，你可以把三帧的曝光时间、增益等控制字存在寄存器里，然后对输入的视频流做行级对齐：用两个行缓冲（Line Buffer）做乒乓操作，每行只存一个曝光组的数据，等三行对应像素都到达后再计算融合。这样帧对齐的粒度从帧级降到了行级，丢帧风险来自行缓冲溢出——只要保证行缓冲深度大于最大水平消隐期就能避免。时序控制上，用AXI4-Stream的TREADY和TVALID握手来控制反压，当行缓冲快满时拉低TREADY让上游暂停发送。面试时你最好画个三行数据流的时间图，标出每行到达时刻和融合输出时刻，解释清楚为什么只存一行半就能覆盖最坏延时。另外，大疆倾向于让你手写代码，建议你提前练熟BRAM原语例化、行缓冲的地址生成逻辑，以及用状态机管理曝光切换。追问一句：你目前练过哪些视频接口的时序收敛？如果只是仿真过Vivado默认约束，建议补一下跨时钟域处理。

个人感觉大疆面试官追问BRAM资源，核心是想看你有没有从系统级思考——他根本不在乎你双缓冲的具体实现，而是看你知不知道HDR融合里真正占存储的是哪部分。三帧全存是教科书做法，但工程上会拆成行缓冲+曝光参数寄存器，因为曝光融合的权重计算只依赖当前像素和相邻几行的统计值，不需要整帧回溯。你只要保证行缓冲能存下最大消隐期的行数，然后对TREADY做反压控制就不会丢帧。这题其实在考对AXI4-Stream握手机制的理解，比写代码本身更重要。

我当时面类似岗位也遇到过这题。我的思路是放弃帧级对齐，改用行级对齐加权重预计算。先分析HDR融合算法：一般是用三帧像素的亮度值查表得到权重，然后加权平均。这个查表可以提前算好存进LUT，权重系数只跟当前像素的亮度有关，跟位置无关。所以存储需求从三帧像素压缩到两个行缓冲（存前一帧和当前帧的某一行），再加一个小的权重LUT。时序上，让三个曝光通道以同一行时钟同步输入，每个时钟周期读三个行缓冲的对应像素，查权重后输出。这样BRAM只用两个行缓冲，而且行缓冲深度设成一行像素数加几个消隐期裕量就行。你面试时可以反问面试官：如果允许牺牲一点融合精度，是否可以用相邻两帧的曝光参数插值来减少缓冲行数？这种主动提出trade-off的做法很加分。你目前对HDR融合算法本身了解多吗？建议补一下多帧融合的数学模型，面试官很可能会顺着问更底层的数值精度问题。

面试官追问BRAM资源有限，其实是在考察你对FPGA片上存储与外部带宽之间权衡的理解。三帧全存确实最直观，但大疆做视频处理，芯片上BRAM寸土寸金，不可能让你这么挥霍。更高效的做法是只缓存当前帧的曝光参数和行统计信息，而不是整帧像素。具体来说，你可以把三帧的曝光时间、增益等控制字存在寄存器里，然后对输入的视频流做行级对齐：用两个行缓冲（Line Buffer）做乒乓操作，每行只存一个曝光组的数据，等三行对应像素都到达后再计算融合。这样帧对齐的粒度从帧级降到了行级，丢帧风险来自行缓冲溢出——只要保证行缓冲深度大于最大水平消隐期就能避免。时序控制上，用AXI4-Stream的TREADY和TVALID握手来控制反压，当行缓冲快满时拉低TREADY让上游暂停发送。面试时你最好画个三行数据流的时间图，标出每行到达时刻和握手信号的变化，这样比光说文字有说服力。另外注意，HDR融合本身需要做像素级的权重计算，这部分组合逻辑延迟要留够，否则会卡时序。你当时写双缓冲方案时，有没有考虑过把帧同步信号和行同步信号分离处理？比如用VBLANK和HBLANK来标记有效像素区间，这样行缓冲的写入使能就能精确控制，不会因为帧间间隙导致误写。追问一句：你目前对AXI4-Stream的TLAST信号怎么处理熟不熟？这在多帧对齐里很关键，因为TLAST标志着一行的结束，行缓冲的乒乓切换就靠它触发。

别纠结存整帧了，面试官想听的是行级流水线。你就说用两个Line Buffer做乒乓，每行只存一行像素，靠TREADY反压防溢出。三帧曝光参数用寄存器存，不用BRAM。画个时序图比啥都强。

从工程取舍角度看，你提到双缓冲被追问BRAM有限，说明面试官期待你跳出'帧缓存'思维。我建议你往'曝光时间对齐+行交织'方向想：HDR融合真正需要的是同一像素位置在不同曝光下的亮度值，而不是完整的三帧图像。你可以把输入的三帧曝光图像看成三个独立的AXI4-Stream流，用三个计数器分别跟踪行号和列号，当三个流的行号、列号一致时，才从各自的Line Buffer中读出像素进行融合。Line Buffer的深度只需覆盖最大行宽加上消隐期长度，比如1080p视频，行缓冲只要存1920+几百个像素就够了，远小于整帧。关键点是三个流的帧起始信号（如VSYNC）必须对齐，否则行号会错位。你可以在FPGA外部用一个PLL对三个摄像头做同步复位，或者内部用FIFO做帧起始延迟补偿。面试时提到'行缓冲深度公式 = 最大水平有效像素 + 最大HBLANK长度'会显得你很懂细节。另外，别忘了提AXI4-Stream的TKEEP和TSTRB——虽然HDR融合一般用不到，但提一嘴表示你了解完整协议，能加分。你目前有实际调过摄像头Sensor的同步输出吗？如果做过，可以讲讲具体怎么用FPGA内部逻辑对齐多路视频源。

面试官追问BRAM有限，其实是想看你有没有跳出'帧缓存'的舒适圈。你提双缓冲被否，说明他期待的是行级流水线。一个常见的替代做法是用三个行缓冲做乒乓，每行只存当前曝光下的像素数据，然后通过计数器对齐行号和列号。关键点是帧起始信号必须同步，否则行号会错位——你可以用PLL对三个摄像头做硬件同步，或者内部用FIFO做帧起始延迟补偿。时序上，用AXI4-Stream的TREADY做反压，当行缓冲快满时拉低TREADY让上游暂停。这样丢帧风险只来自行缓冲溢出，而深度只要大于最大水平消隐期就行，远小于整帧。另外，你可以把三帧的曝光参数存在寄存器里，不占BRAM。面试时画个三行数据流的时间图，标出每行到达时刻和融合触发点，比空口说更有效。你目前摄像头用的是全局快门还是卷帘快门？这个会影响行对齐的具体实现。

说实话，你被问住的那一点，恰恰是面试官想听的工程取舍。他问BRAM有限，不是要你硬凑一个存一帧的方案，而是考察你对FPGA片上存储与外部带宽之间权衡的理解。三帧全存最直观，但大疆做视频处理，芯片上BRAM寸土寸金，不可能让你这么挥霍。更高效的做法是只缓存当前帧的曝光参数和行统计信息，而不是整帧像素。具体来说，你把三帧的曝光时间、增益等控制字存在寄存器里，然后对输入的视频流做行级对齐：用两个行缓冲做乒乓，每行只存一个曝光组的数据，等三行对应像素都到达后再计算融合。这样帧对齐的粒度从帧级降到了行级，丢帧风险来自行缓冲溢出——只要保证行缓冲深度大于最大水平消隐期就能避免。时序控制上，用AXI4-Stream的TREADY和TVALID握手来控制反压，当行缓冲快满时拉低TREADY让上游暂停发送。面试时你最好画个三行数据流的时间图，标出每行到达时刻和融合触发点。另外，别忘了考虑消隐期：如果三帧的VSYNC相位不同，你可以在行缓冲前加一个小FIFO做相位补偿。个人感觉，面试官真正想看到的不是你背出某个方案，而是你能分析出'存整帧'和'存行缓冲'在资源、延迟、丢帧风险上的具体差异。你之前做课设时，有没有实际测过行缓冲深度和消隐期的关系？

别纠结存整帧了，面试官想听的是行级流水线。你就说用两个Line Buffer做乒乓，每行只存一行像素，靠TREADY反压防溢出。三帧曝光参数用寄存器存，不用BRAM。画个时序图比啥都强。

你被追问BRAM有限，其实面试官是在验证你有没有接触过真实的视频处理IP核。行业里HDR融合几乎没人存整帧，都是用行级流水线加少量行缓冲。关键思路是：三帧图像的行数据是交错到达的，你用三个独立的Line Buffer分别存当前行，每个Buffer深度只要大于最大行宽加消隐长度就行，比如1080p大概2000个像素。然后用状态机根据行号匹配来触发融合计算，匹配不上的行就直接丢弃。这样BRAM消耗从几兆字节降到几十千比特。时序上靠TREADY反压防止Buffer溢出，只要保证上游摄像头模组支持反压就行。你目前摄像头接口是MIPI还是并行？反压能力不太一样。

我换个角度说吧，你纠结丢帧问题，其实根源是三个摄像头的帧起始时刻不一致，而不是BRAM不够用。面试官问BRAM有限，是在暗示你先把同步问题解决掉。一个很省BRAM的做法是：在输入接口处用三个FIFO做帧起始对齐，每个FIFO深度只设一行，这样三帧的VSYNC偏差只要在一个行周期内就能对齐，超出部分直接丢弃。对齐之后，后面只需要一个行缓冲做融合运算，因为三行像素是同时到达的。这个方案比纯行缓冲更简单，但代价是会丢掉几个像素的帧头信息——对于HDR融合来说那几个像素影响不大，人眼看不出来。你可以跟面试官说，这是一种工程上的取舍：用可容忍的微小信息损失，换取BRAM从整帧降到一行。另外，如果你能确定三个摄像头硬件同步信号是同一个PLL产生的，那连FIFO都可以省，直接用计数器对齐就行。你面试时不妨反问一下面试官：是三个独立摄像头还是单传感器多次曝光？前者才需要帧对齐，后者只需要行对齐，资源消耗差一个数量级。这个反问本身就能体现你的工程思维。