2026年FPGA校招，手撕Verilog实现AXI4-Stream实时视频缩放，面试官问双线性插值行缓冲深度怎么推导？求具体步骤

面试官问行缓冲深度，其实核心就是搞清楚双线性插值到底要用几行数据才能算出一个输出像素。对于垂直方向，双线性插值需要上下两行，所以至少2行缓冲。但为什么有人说是3行？那是因为你还要考虑读指针回卷和流水线寄存器打拍带来的延迟，如果在读数据的时候为了保时序把行数据再打一拍，那实际缓冲里就存了3行。从1080P缩到720P，缩放因子不是整数，行选通信号会按比例跳，但缓冲深度跟缩放比例本身没关系，只跟插值算法阶数有关。边界像素处理更简单，要么把边上的像素复制一遍，要么直接截断，不要做镜像或对称，那样逻辑会复杂很多，校招手撕代码的时间根本不够。系数用查找表是常见做法，1080P宽度1920，你按缩放比例算一下需要多少个相位，比如用16相位，那查表深度就是164=64个系数，每个系数8bit，BRAM开销几乎可以忽略。追问一句：你用的是整数比例还是任意比例？那个影响系数表的设计方式。

推导行缓冲深度，我建议你从时序图入手，别光背结论。画一条时间轴，把输入像素的行有效信号和输出像素的行有效信号对齐，你就明白为什么双线性插值至少需要两行缓冲。假设输入是1920×1080，输出是1280×720，垂直方向缩放比是1080/720=1.5，意味着每输出一行，输入要读1.5行。当你输出第N行时，需要输入的第M行和第M+1行数据，这两行不能同时从外部DDR读出来，所以必须有一行存在缓冲里。更精确地说，当你开始输出某一行时，第二行数据还没读完，所以缓冲里要存着上一行的完整数据。这就是两行的由来。那第三行什么时候需要？当你的读控制逻辑为了对齐相位，把读地址提前了一行，或者你用乒乓缓冲做流水线时，才会出现三行。面试官问这个，其实是想看你有没有真正理解数据流，而不是背答案。代码框架上，建议先写一个双端口BRAM做行缓冲，地址用行计数器和列计数器生成，写使能接输入valid，读使能由输出控制模块产生。边界处理用复制模式，即当坐标小于0或大于最大坐标时，取最近的有效像素。系数查找表的BRAM开销，以16相位为例，每个相位存4个权重，总共64个8bit数，一个18Kb的BRAM足够了，甚至还能放一些标志位。你提到2026校招，现在时间还早，建议先把基础的双线性插值数学推导写熟，再上AXI-Stream接口。追问：你准备用Verilog还是SystemVerilog？后者写状态机更简洁，有些公司面试官会认可。

行缓冲深度就是2行，别想复杂了。边界直接复制，别搞镜像。系数表用BRAM存16相位就行，开销很小。手撕代码时重点写清楚读地址跳变逻辑，面试官就爱看那个。

我当年准备这道题时，也纠结过2行还是3行。其实面试官问深度推导，不是要你背数字，是要你现场画数据流图。你拿笔在纸上：先画输入像素的行序号，再画输出像素的行序号，比如1080P输入，第1行、第2行、第3行…从上到下。输出720P，第1行对应输入的第1行和第2行之间某个位置（因为垂直缩放比1.5）。当你输出第1行时，需要输入的第1行和第2行数据。问题是，第2行数据从AXI4-Stream进来时，第1行已经流过去了，你手里只有第1行存在缓冲里的副本。所以至少存1行。当输出第2行时，它对应输入的第2行和第3行之间，这时你手里要有第2行数据——但第2行刚进来，还没存进缓冲，而第1行已经没用可以覆盖了。所以你看，任何时候只需要保留上一行完整数据，深度就是1行吗？不对，因为双线性插值在垂直方向需要同时访问上下两行，而输入只能一行一行给，所以你必须在缓冲里保留当前正在处理的那一行，同时接收下一行。实际操作中，为了流水线不打结，常用双缓冲：一个写一个读，深度2行就到头了。那为什么有人提3行？是因为在读控制里，为了对齐边界相位，把读地址提前了一整行，或者用了额外的打拍寄存器把数据延迟了一个时钟，导致缓冲里同时存在三行数据的不同阶段。但那是实现细节，不是算法本身的深度。面试官如果追问，你就说清楚：算法需要2行，工程实现可能因流水线寄存器变成3行。边界处理更简单，直接复制边缘像素值，别搞镜像，手撕代码时边界判断写个if (row==0)就用第0行数据代替上一行，丢帧只可能发生在你行缓冲没准备好就输出有效信号，所以一定要等第二行数据写入后再拉高输出行有效。系数表用BRAM存16相位，每个相位4个系数，总共64个8bit数，一个18Kb BRAM都用不满。你手撕代码时重点把双端口BRAM的读写地址冲突处理好，面试官一般就放你过了。追问一句：你目前是用vivado的block design搭还是纯手写RTL？这个会影响你写testbench时怎么模拟行有效信号。

行缓冲深度推导，我建议你直接画一行一行的时间轴。输入1080P，行频假设60Hz，一行大约16.67ms/1080≈15.4us。输出720P，一行时间一样，但每输出一行需要读入1.5行数据。当你输出第N行时，需要输入的第M和M+1行。第M+1行还在路上，所以必须存着第M行。这就是2行的由来。边界处理：复制最边上的像素，不要对称。代码框架里，系数表用16相位，BRAM开销是1648=512bit，几乎可以忽略。面试官真正想看的是你读地址跳变的逻辑，写清楚那个状态机就行。

2行就够了，3行是你打拍打出来的。边界直接复制边角像素，别想复杂。系数用查找表，16相位，一个BRAM都用不完。手撕代码重点写地址跳变，别的都是套路。你用的是Xilinx还是Altera的片子？不同厂家的BRAM写模式会影响你的冲突处理。

面试官问这个其实是想看你是不是真的理解数据流，而不是背结论。双线性插值垂直方向需要上下两行，所以至少两行缓冲。如果你为了保时序在读数据时又打了一拍，那实际需要三行。边界直接复制边角像素就行，别搞镜像。你用的Xilinx还是Altera？不同厂家的BRAM写模式会影响你的冲突处理，这个细节面试官很爱追问。

推导行缓冲深度，我建议你从时序图入手，别光想着公式。拿纸笔把输入像素的行有效信号和输出像素的行有效信号画在同一时间轴上：1080P输入一行大约15.4us，720P输出一行也是这个时间，但垂直缩放比1.5意味着每输出一行需要读入1.5行数据。当你输出第N行时，需要输入的第M行和第M+1行——第M+1行还在从外部DDR流进来，所以手里必须存着第M行的完整副本，这就是两行的由来。那三行什么时候出现？常见于你为了流水线效率提前预读一行，或者读地址回卷时为了保时序多打了一拍寄存器。面试官真正想看你的是能不能把这种数据依赖关系讲清楚，而不是单纯背数字。代码框架里，系数表用16相位双线性系数存BRAM，开销只需64个8bit系数，几乎可以忽略；边界处理用复制法最省逻辑，别为了追求完美对称把状态机搞复杂，手撕时间不够用。你目前是准备用纯Verilog写还是想用HLS糊弄过去？面试官对工具链的选择很敏感，建议提前想好怎么解释。