2026年FPGA校招，海思面试官让我手撕Verilog实现AXI4-Stream实时JPEG-LS无损压缩，预测和残差编码流水线怎么设计才能满足1080P60？

面试官让你手撕1080P60的JPEG-LS，重点其实不在MED算法本身，而在怎么把数据依赖的反馈路径切开。MED需要用到左、上、左上三个邻居像素，其中左像素是当前行的前一个像素，这就形成了反馈。三级流水是常见做法：第一级读当前像素和左邻居，第二级用组合逻辑算预测值，第三级算残差并输出。但要注意，第三级输出的残差编码结果需要跟AXI4-Stream的tvalid/tready握手对齐，所以你得在第三级后面加一个寄存器打拍，把残差和tlast等信号同步。行缓存用双端口BRAM，深度至少两行像素，因为MED需要上一行数据。FIFO深度估算的话，1080P60一行1920像素，时钟假设150MHz，行消隐期大概几十个时钟周期，FIFO深度设成两行像素加个余量就行，比如4000深度。我建议你先画个时序图，把每一级的延迟标出来，看看反馈路径上哪一级的寄存器插入点最合适。另外，面试官可能还会问握手信号反压时的处理，比如tready拉低时，你的流水线怎么暂停而不丢数据，这个可以提前想好。你用的工具是Vivado还是Quartus？不同工具对BRAM的写使能时序要求不一样，会影响行缓存的实现方式。

说实话，海思面试官问这个题，考察的不仅是你会不会写MED流水线，更重要的是你懂不懂AXI4-Stream的背压机制和实时系统的吞吐约束。1080P60意味着每帧1920×1080像素，每秒60帧，像素时钟大约148.5MHz。你的设计必须保证每个时钟周期都能处理一个像素，否则就会丢帧。MED预测依赖当前像素的左邻居，这个反馈路径天然限制了流水线深度——你不能在左像素还没算完残差之前就开始算当前像素。破解方法很简单：把左邻居的残差编码结果寄存一拍，作为下一级流水线的输入。这样三级流水就变成了四级：像素输入、左邻居残差回传、预测值计算、残差编码输出。但代价是多了一拍延迟，对于1080P60来说完全能接受。残差编码那边，Golomb编码器本身没有反馈路径，可以单独用两到三级流水，然后通过FIFO跟预测输出对齐。FIFO深度按最坏情况算：假设预测流水线延迟了4个时钟，Golomb编码延迟了3个时钟，那么FIFO深度至少7个像素，但为了留余量，设成16就够。面试官还可能追问行缓存深度，我建议你用双端口BRAM，深度设成1920+16，因为MED需要上一行左上和上像素，而当前行左像素在流水线里已经寄存了。你写代码时要注意，BRAM的读延迟是两拍，所以预测值计算那级要等读出的像素稳定后再做组合逻辑。最后提醒一句，面试时别只给代码，要边写边解释你为什么这么切流水线，以及每个寄存器的时序约束怎么设。你平时练过AXI4-Stream的握手打拍吗？这个比MED算法本身更容易踩坑。

说实话，面试官让你现场写1080P60的JPEG-LS流水线，核心不是在考你背代码，而是看你能不能把数据依赖的反馈路径切开。MED预测需要左邻居，这天然就限制了你不能把当前像素和左邻居的计算放在同一拍。常见的做法是三级流水：第一级读入当前像素和左邻居，第二级用组合逻辑算预测值，第三级算残差并输出。但这里有个坑——第三级输出的残差编码结果如果直接给AXI4-Stream，tvalid和tready的握手可能会因为残差编码的计算延迟导致背压。我的建议是在第三级后面再加一级寄存器专门对齐握手信号，相当于变成四级流水。代价只是多了一拍延迟，对于148.5MHz的像素时钟来说完全能兜住。行缓存用双端口BRAM，深度至少两行像素，因为MED需要上一行的数据。FIFO深度估算的话，一行1920像素，参考行消隐期大约几十个周期，深度设成两行加个余量比如4000就够用了。另外注意残差编码里的Golomb编码器本身没有反馈路径，可以单独拆成两到三级流水，然后通过FIFO跟预测输出对齐。你当时画时序图了吗？如果面试官追问了行缓存带宽利用率，你打算怎么算？

这个问题其实可以拆成两个独立但耦合的子系统来想：预测模块和残差编码模块。预测模块的难点在于MED的依赖链——当前像素要等左邻居的残差算完才能做预测，这个反馈路径如果不切开，流水线深度就卡死了。面试官真正想看的，是你有没有意识到可以把左邻居的残差结果寄存一拍，作为下一级流水线的输入。这样原来的三级流水就变成了四级：像素输入、左邻居残差回传、预测值计算、残差编码输出。注意这里寄存的是残差结果而不是原始像素值，因为MED公式里用的是已重建的左邻居值，而重建值是通过残差加预测值算出来的，所以你在第三级里得把重建逻辑也塞进去。残差编码那边，Golomb编码器没有数据依赖，可以单独用两到三级流水，然后通过一个异步FIFO跟预测模块的输出对齐。FIFO深度怎么估？关键看两个模块的吞吐匹配。预测模块每拍出一个残差，编码模块可能因为Golomb的变长编码特性偶尔需要多拍处理一个像素，但实测1080P60下编码延迟不超过几个周期，所以FIFO深度设成一行像素加128的余量就够，比如2048深度。行缓存用双端口BRAM，写端口从AXI4-Stream读像素，读端口给预测模块，注意要提前两拍把左邻居和上邻居准备好，否则流水线会空泡。如果你还在校，建议先在Vivado里搭个仿真环境，用随机像素流测试背压场景，看看tready拉低时流水线会不会丢数据。这个题其实有更优解——如果你把MED改成基于上下文的预测，可以砍掉左邻居依赖，但面试官可能就是想看你死磕反馈路径的功夫。

你卡在预测误差的反馈路径上，这是MED流水线设计的核心矛盾。1080P60的像素时钟大约148.5MHz，意味着每6.7ns就要出一个像素结果。三级流水是常见起点：第一级读入当前像素和三个邻居（左、上、左上），第二级用组合逻辑算MED预测值和重建值，第三级算残差并输出。但这里有个隐藏约束——左邻居的残差结果要回传给当前像素的预测计算，如果你把左邻居的残差算完再直接送进第二级的组合逻辑，那第三级的输出其实还没稳定，会引入组合环路。面试官真正想看的，是你有没有意识到需要把左邻居的残差结果在第三级结束后用寄存器打一拍，作为下一级流水线的输入。这样原来的三级实际上变成了四级：像素输入、左邻居残差回传（寄存器打拍）、预测值计算、残差编码输出。代价只是多了一拍延迟，对148.5MHz来说完全能兜住。残差编码那边的Golomb编码器没有反馈路径，可以单独用两到三级流水，然后通过一个异步FIFO跟预测模块对齐。FIFO深度怎么估？关键看两个模块吞吐是否匹配。预测模块每拍出一个残差，编码模块可能因为Golomb的变长编码而需要额外周期，所以FIFO深度至少两行像素（约3840深度）再加一个余量，比如4096。行缓存用双端口BRAM，深度至少两行，因为MED需要上一行数据。建议你先画一个时序图，把每一级的寄存器延迟标清楚，面试官看到你主动拆反馈路径、算FIFO深度，基本就过了。顺便问一下，你当时跟面试官讨论AXI4-Stream的tlast信号是怎么对齐到行末的吗？

个人感觉你被卡住的地方，其实是把MED的数据依赖想得太死板了。1080P60要求每拍一个像素，但左邻居的反馈不一定非得是当前拍的结果。你可以把左邻居的残差编码结果先存进一个寄存器，等下一拍当前像素进来时，上一拍的结果已经稳定可用了。这样流水线从三级变成四级，代价是一拍延迟，但换来了时序收敛。行缓存用双端口BRAM，深度至少两行，因为MED需要上一行数据。FIFO深度估两行像素加余量，比如4096，重点是确保编码模块遇到变长码时不会把上游堵死。面试官现场看的是你拆解问题的思路，不是要你完美写出全部代码。你要是能把握手信号的打拍方案也画出来，比如tvalid和tready各寄存一拍再送下一级，那基本就稳了。你手边有参考的时序图模板吗？没有的话我可以分享一个我之前画过的简化版。

面试官让你现场写1080P60的JPEG-LS，核心就是看你有没有意识到左邻居的残差反馈得打一拍再喂给下一拍。三级流水不够，得变成四级：像素输入、左邻居残差回传、预测值计算、残差编码输出。代价是一拍延迟，但148.5MHz完全撑得住。行缓存用双端口BRAM，深度两行；FIFO深度估4000左右，主要防变长码堵死上游。你之前做FPGA课设时用过AXI4-Stream握手信号打拍吗？

其实你卡住的反馈路径，换个角度想就不是问题了。MED需要左邻居的已重建值，但重建值是通过残差加预测值算出来的，而残差又是当前拍才出来的东西——所以天然不能把左邻居的当前拍结果直接用在当前像素上。常见解法是把左邻居的残差编码结果在第三级结束后用寄存器存下来，等下一拍当前像素进来时直接用，这样流水线从三级变成四级，时序就好收敛了。面试官真正想看的不是你一次写对全部代码，而是看你能不能意识到这个组合环路并主动切开它。残差编码那边Golomb没有数据依赖，单独用两到三级流水，然后通过一个异步FIFO跟预测模块对接。FIFO深度我建议至少两行像素加余量，大约4096，重点是要模拟一下行消隐期会不会把FIFO清空。你手边有行缓存和FIFO的读写时序草图吗？能贴出来大家帮你看看背压逻辑对不对。