2026年FPGA校招笔试题：用Verilog实现一个AXI4-Stream的实时视频拼接，多路摄像头行缓冲深度怎么设计才能不丢帧？

说下推导思路吧。两路1080P60，60fps意味着每帧时间约16.67ms，1080P行有效像素1920，行消隐时间通常占总行时间的15%到20%左右，算下来一行大概要存1920个像素。行缓冲深度最少要能存一行数据，但关键不在深度，而在读写的速率匹配。面试官真正想听的是：两路摄像头输入时钟可能不一致，你用同一个AXI4-Stream的时钟来收数据时，怎么保证不丢帧？常见做法是用FIFO做跨时钟域，深度按最坏情况算——假设输入时钟比输出时钟慢，但场景是实时拼接，行缓冲在拼接模块里一般只缓存一行，拼接完一行就送走，所以深度取1920加一点余量就够了，比如2048深度。边界像素重叠要看拼接算法，如果是简单拼接（左图右边、右图左边直接拼），重叠区域选最后几列或者最前几列，行缓冲里多存几个像素做融合就行。面试追问流水线的话，可以提一下像素处理分三级：行缓冲写入、像素对齐、拼接融合，每级之间加valid/ready握手，这样时序好收敛。资源优化方面，注意用分布式RAM或者Block RAM来存行缓冲，别用寄存器堆，否则两路1080P的BRAM占用会很可观。个人感觉这道题更考你对流控的理解，不是真让你算死一个数字，行缓冲深度够不够取决于你拼接模块的吞吐设计。你现在的拼接算法是纯流水线还是状态机驱动的？这个会直接影响深度需求。

这道题如果只算行缓冲深度，其实是个陷阱。面试官大概率想看到你把问题拆成两个层面来答：第一是物理层面的行缓冲深度计算，第二是系统层面的丢帧防止策略。先讲物理层：1080P60，像素时钟148.5MHz，一行有效像素1920，行消隐大概280个像素周期，所以一行总共约2200个像素时钟周期。行缓冲如果存整行，深度就是1920，但实际要看你的拼接架构。如果你做的是实时流水线拼接，两路数据同时进入拼接模块，那么每路行缓冲只需要存一行数据，拼接完一行就输出一行，深度1920够了，加个32或64的余量防止读写指针追尾。如果面试官问边界重叠，常见做法是每路行缓冲多存最后N列像素（比如N=4），另一路多存最前N列，然后在拼接时做加权平均融合，这个N取决于你想要的融合效果和资源预算。但真正丢帧的原因往往不是行缓冲深度不够，而是后级AXI4-Stream的带宽瓶颈。比如你拼接完输出是4K分辨率60fps，带宽比两路1080P加起来还高，如果下游模块处理不过来，你的拼接模块就得有背压机制。不丢帧的关键在于：行缓冲写使能受上游valid控制，读使能受下游ready控制，你必须保证在上下游速率不匹配时，行缓冲里的数据不会因为溢出而被覆盖。所以行缓冲深度要按最坏情况算——假设下游连续N个周期都不ready，你上游还在不断写入，那深度至少得大于N。N怎么定？看你的AXI4-Stream握手协议有没有超时机制，一般面试不会让你算具体数，但你要能说出这个思路。面试追问流水线设计时，可以画个三级流水：第一级是输入同步和写入行缓冲，第二级是像素对齐和融合，第三级是AXI4-Stream打包输出，每级之间用ready/valid解耦，这样即使某级卡住也不会丢帧。资源优化方面，行缓冲推荐用BRAM，因为深度2048宽度24bit（RGB各8bit）的话，一个BRAM刚好存一路一行，两路两个BRAM，比用LUTRAM省很多资源。另外千万别忘了行缓冲的读写地址要独立控制，因为两路输入时钟可能不同步，要用异步FIFO包装一下。最后补一句，校招面试时，如果你能主动提一笔AXI4-Stream的TLAST信号怎么在行尾和帧尾产生，面试官会高看你一眼。你目前是在做仿真验证还是已经上板测过？如果没上板，建议用Vivado的AXI VIP搭个测试环境，跑一下背压场景，比光看书深刻很多。

面试官问行缓冲深度，表面是计算题，实际想看你有没有工程上的'最坏情况意识'。两路1080P60，一行有效1920像素，行消隐大概280个时钟周期，一行总周期约2200。按最朴素的想法，行缓冲深度=1920就够，但这是理想流水线——前提是两路输入时钟完全同频且相位对齐。现实里两路摄像头哪怕标称都是148.5MHz，PLL锁出来也可能有几十ppm的偏差，加上异步复位释放时间不同，读写指针很容易在一帧内累积几百个像素的偏移。常见做法是把深度做到2048或更大（比如2^11=2048），多出来的128个位置就是安全余量，防止读空或写满。如果面试官追问'边界重叠怎么设计'，你就说重叠区域通常取4～8个像素做线性融合，行缓冲里多存最后N列，另一路多存最前N列，用双口RAM分别读写，融合系数可以存ROM查表。但资源优化才是难点——行缓冲用Block RAM还是分布式RAM？1080P下一般用BRAM，因为一行1920x24bit约46080bit，一块BRAM刚好够，但两路就要两块，如果还要存重叠区就得多规划。面试官可能会接着问你'能否用单BRAM做双端口分时复用'，这是加分点，前提是你能算出时钟裕量：148.5MHz下读写各占一个周期，分时复用需要两倍时钟，即297MHz，FPGA内部逻辑没问题，但要注意BRAM的读延迟拍数。反正这道题别只答深度数字，把异步处理、余量策略、BRAM资源复用串起来讲，面试官才会觉得你有实战经验。你目前用的仿真工具是Vivado还是ModelSim？不同工具对BRAM读写时序的默认配置有差异，会影响你的设计验证。

行缓冲深度算来算去，核心一句话：深度=一行有效像素+消隐期间余量，保险起见直接2的幂次2048。面试官追问边界融合，你就说'取4像素重叠区做加权平均，用双口RAM存最后4列'。别想复杂了，校招笔试题主要考你有没有丢帧风险意识，不是真让你优化到资源极限。

这道题我当年校招也遇到过，后来做了一年多视频拼接IP才理解面试官到底想听什么。先说你关心的深度推导：两路1080P60，像素时钟148.5MHz，一行总周期按2200算（1920有效+280消隐），行缓冲深度至少能存一行有效数据，即1920。但这里有个常见误区——很多人以为深度够存一行就行，忽略了'拼接模块的读写时钟域可能不同'。真实场景下，摄像头通过MIPI或LVDS进来，经过SERDES后恢复的像素时钟与AXI4-Stream的主时钟往往是异步的。行缓冲本质是个跨时钟域FIFO，深度设计取决于读写时钟频率差和最大连续读写长度。举例：写时钟148.5MHz，读时钟150MHz（AXI总线主频），那么每行读比写快约1%，一帧1080行累计下来，读指针会提前约10个像素周期结束。如果深度只做1920，最后一行的最后几个像素可能还没写完就被读走了，造成丢帧。所以深度=1920+最大累计偏移+安全余量，一般取2048或2112。另一个更容易被忽略的点是'帧同步'：两路摄像头曝光起始时间可能差几行，行缓冲必须能缓存多行吗？不，实时拼接通常用帧同步FIFO先把两路对齐到同一帧起始，行缓冲只负责缓存一行内的像素，不要混为一谈。边界重叠处理上，简单拼接（无融合）不需要额外深度，直接按地址拼接输出就行；如果要重叠融合，需要每路行缓冲多存N列，N取决于融合窗口大小，比如窗口4像素，就多存4列，用双口RAM同时输出当前像素和重叠区像素。最后说资源优化：面试官问'能不能减少BRAM用量'，你可以答'如果两路像素时钟完全同步，可以用单BRAM分时读写两路数据，但要注意地址冲突仲裁；或者把行缓冲改成Line Buffer+Shift Register的组合，用LUT+FF实现小深度（比如32深度）的滑动窗口，只存重叠区域，主数据走BRAM'。但千万别为了省资源引入复杂仲裁逻辑，导致时序违例，校招阶段稳定性和正确性优先于面积。你现在是卡在时序计算还是资源规划上？可以说具体点，我帮你捋一下推导步骤。

行缓冲深度这道题，其实面试官真正想考察的是你对异步时钟域和FIFO设计的理解，而不是让你死记硬背一个数字。两路1080P60，像素时钟148.5MHz，一行总周期按2200算（1920有效+280消隐），如果两路摄像头共用同一个时钟源并且相位对齐，那行缓冲深度1920加个32的余量就够了。但现实里多路摄像头往往是独立晶振，哪怕标称相同，PLL锁定后也会有几ppm的偏差。你算一下最坏情况：假设两路时钟偏差50ppm，一帧1080行，每行2200个像素周期，累计偏差大约1080220050e-6≈119个像素周期。这时候如果行缓冲只做1920，读写指针就会在一帧内追尾导致丢帧。所以工程上通常取2048深度，128个位置的余量刚好覆盖这个偏差。面试官如果追问边界融合，你就说重叠区取4到8个像素做线性加权，用双口RAM分别存两路的边界像素，权重根据像素到重叠区边界的距离线性变化。他再问资源优化，你可以提一个取舍：如果LUT资源紧张，可以把行缓冲用分布式RAM实现，但深度超过64就不划算，不如用BRAM。另外别忘了提AXI4-Stream的tready信号反压机制——当后级模块来不及处理时，行缓冲必须能暂停写操作，否则深度再大也会溢出。你现在的项目里，摄像头输入接口用的是MIPI还是SDI？这个会影响行缓冲的写时钟域怎么划分。

行缓冲深度本质上是个跨时钟域FIFO深度计算问题。两路1080P60，一行1920有效像素，你按2048深度做基本不出错。面试官更想看你能不能说出最坏情况——比如两路时钟偏差导致的指针偏移，以及边界重叠时行缓冲要多存最后4列和第一路最前4列。别光背公式，提一句用双口RAM实现、写使能独立控制，面试官会觉得你有工程意识。追问流水线的话，你就说拼接模块可以拆成行缓冲、边界融合、AXI打包三级，每级之间加valid-ready握手，防止背压丢帧。你目前是用纯逻辑实现还是想挂DDR？

说个很多笔经没提的点：行缓冲深度其实取决于你的拼接架构是store-and-forward还是cut-through。如果是cut-through流水线，两路摄像头数据同时进来，行缓冲只需要缓存一行，深度1920加一点裕量就够了，比如2048——这也是最常用的做法。但如果你做的是帧级拼接，也就是先把整帧存到DDR再拼，那行缓冲深度就不是瓶颈了，瓶颈变成了DDR带宽和跨时钟域FIFO深度。面试官大概率会追问：如果两路摄像头像素时钟有50ppm偏差，一帧1080行下来会累积多少偏移？你算一下：2200108050e-6≈119个像素周期，所以128裕量刚好够。边界融合的话，常见做法是取4-8个像素的重叠区做线性加权，用双口RAM存最后N列和第一路最前N列。面试官如果追问资源优化，你就说可以用BRAM或分布式RAM实现，深度2的幂次能省地址译码逻辑。你目前是用纯逻辑实现还是打算挂DDR？", "说实话，这道题面试官真正想听的不是你算出来1920还是2048，而是你有没有考虑过读写时钟异步的问题。两路1080P60进来，MIPI恢复的像素时钟和AXI总线的时钟往往是异步的，行缓冲本质就是个跨时钟域FIFO。深度计算要看最坏情况：假设写时钟148.5MHz，读时钟150MHz，每行读比写快约1%，一帧1080行累计下来读指针会提前约10个像素周期结束。如果深度只做1920，读指针就会在一帧末尾读到空数据。所以深度至少1920+10=1930，工程上取2048就是留足余量。边界重叠的话，我建议你准备一个4像素重叠的线性加权方案，面试官会觉得你有算法落地意识。

面试官问行缓冲深度，你直接说算一行有效像素只是及格分。加分点是点出两路摄像头的像素时钟不可能完全同频，哪怕标称148.5MHz，PLL锁出来也可能差几十ppm，所以行缓冲本质是异步FIFO，深度至少1920加128个裕量，取2048最保险。边界重叠问起来就说4到8像素线性加权，用双口RAM存。你目前是打算用纯逻辑做还是挂DDR？

个人感觉这道题校招面试官真正想看的不是你能背出'2048深度'这个数，而是你愿不愿意把'丢帧'拆成两个场景去说。第一个场景是行缓冲本身读写指针追尾：两路1080P60，一行总周期按2200算，如果两路时钟偏差50ppm，一帧1080行累积偏差约119个像素周期，所以深度至少1920+128=2048。第二个场景是拼接模块输出端背压导致丢帧——你行缓冲做了2048，但后端AXI4-Stream的ready没拉够，数据照样在拼接模块内部堆死。面试官追问流水线设计时，你可以提一句在行缓冲后面挂一个小FIFO做输出速率平滑，深度不用大，256就够了，专门吸收AXI总线ready抖动。边界重叠我见过两种做法：一种是行缓冲多存最后N列，另一种是单独开一个双口RAM存重叠区像素，后者资源略多但时序好收敛。你现在的笔试环境是开卷还是闭卷？