2026年FPGA秋招，海思面试官问AXI4-Stream实时YOLOv8n加速器，脉动阵列DSP共享和权重缓冲深度怎么设计？求具体推导

2026年秋招准备海思FPGA岗，面试官让我手撕Verilog实现AXI4-Stream的实时YOLOv8n卷积加速器，追问脉动阵列的DSP共享策略和权重缓冲深度怎么确定。我查了网上资料，有的说用行缓冲加权重预取，但具体深度公式推导不清楚。求大佬给个详细推导过程，包括DSP利用率怎么算、缓冲深度和卷积核尺寸关系，最好有仿真波形参考。