最近在准备FPGA校招，刷到好多笔试题都是手撕Verilog实现AXI4-Stream的实时图像处理。我想问一个具体场景：输入是4K60帧的YUV422视频流，要求用3×3 Sobel算子做边缘检测，输出AXI4-Stream。我卡在流水线深度设计上——如果每个像素都做3×3卷积，需要至少2行行缓冲，但4K分辨率下行缓冲BRAM占用很大。怎么用流水线重排和边界像素填充来平衡帧率和资源？面试官一般会追问哪些细节？
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