2026年FPGA校招，海思面试官让我手撕Verilog实现AXI4-Stream实时视频去雾，暗通道先验中导向滤波的窗口大小怎么选？求具体推导

个人感觉面试官真正想考察的不是你背一个公式，而是看你有没有「资源与效果权衡」的工程直觉。对于1080P60，窗口大小通常落在15×15到21×21之间，这个范围背后的推导其实很简单：导向滤波的窗口半径r大致等于图像短边除以60，1920×1080的短边是1080，除以60得18，所以半径18对应37×37窗口。但FPGA上37×37会吃掉大量BRAM做行缓存，流水线深度也大，所以实际工程中会往小压到15×15或21×21。关键是你得跟面试官说清楚：窗口越大，透射率图越平滑，但边缘细节丢失；窗口太小，暗通道先验的块效应会残留。面试时建议画个草图，说明行缓存深度等于窗口高度，1080P下15×15需要缓存14行，每行1920像素，每像素8bit，BRAM消耗大约1419208/1024≈210Kb，再加一些乒乓操作，总BRAM占用能估出来。其实还有一个容易被忽略的点：AXI4-Stream接口的valid-ready握手会引入反压，窗口越大，反压时丢失的行数据重传代价越高，所以面试官追问时序影响时，你可以提一句「窗口增大会让行缓冲的深度和反压恢复时间线性增长」。追问一句：你当时面试时，海思那边有没有要求具体到多少纳秒的时序约束？不同工艺节点的BRAM读写延迟差异挺大的。

这道题其实是个经典的「算法精度 vs 硬件开销」博弈，面试官故意用导向滤波窗口大小来考你能否把OpenCV里的浮点运算映射到Verilog流水线。我给你拆一下推导思路，面试时按这个顺序讲，逻辑最顺。

第一步，明确约束：1080P60代表每帧1920×1080，帧周期约16.67ms，像素时钟至少要148.5MHz，实际常用150MHz。窗口大小直接影响行缓存深度，例如窗口高度为N，需要缓存N-1行，每行1920像素。假设像素位宽8bit，15×15窗口需要14行BRAM，约1419208=215Kb，而21×21需要20行，约307Kb。FPGA内部一个BRAM36K通常配成双端口，实际占用BRAM个数大约是(行缓存深度+1)除以2再向上取整，因为每块BRAM可以存两行奇数偶数行。

第二步，暗通道先验里的导向滤波作用是对粗透射率图做边缘保持平滑。窗口半径r的选择与图像中最小可分辨细节尺度有关：经验上取图像短边/60，是因为暗通道先验的块效应尺度大约是16×16像素，导向滤波窗口半径大于16才能有效抑制块效应，但超过30又会过度平滑。1080P短边1080，/60=18，所以半径18窗口37×37是理论平滑最优，但FPGA资源爆炸，工程上退到15×15（半径7）到21×21（半径10），此时块效应还能接受，边缘保留也不错。你可以直接背这个：r = min(W,H) / 60，然后向下取整到最接近的奇数，再根据资源砍一半。

第三步，时序影响：窗口越大，导向滤波的均值运算需要更多行数据同时参与，流水线深度增加，从像素输入到透射率输出会有约(窗口高度+窗口宽度)个时钟延迟。对于AXI4-Stream，这个延迟会影响ready信号的产生时机，如果后续模块需要透射率跟原始像素对齐，得额外加FIFO做延迟匹配。面试官追问时，你可以说「窗口每增大一倍，行缓存深度线性增加，BRAM消耗翻倍，而流水线深度增加会导致AXI总线反压恢复时间变长，因此1080P60下15×15是安全区，21×21需要确认BRAM余量和时序裕度」。

最后补一句：面试官真正想听的是你不仅知道经验公式，还能现场估算BRAM个数和时钟周期数。建议你把暗通道先验的完整Verilog架构（最小值滤波+导向滤波）画一遍流程图，窗口大小仅影响其中的行缓存和加减法器树深度，其他模块是固定的。追问：你手撕Verilog的时候，导向滤波是用滑动窗口均值还是积分图？面试官可能会接着问积分图在1080P下的位宽爆炸问题。

面试官问窗口大小，核心是想看你有没有把OpenCV浮点算法映射到流水线的工程思维，而不是背个公式。1080P60下，窗口半径r通常按图像短边除以60来估，1080/60=18，对应37×37。但FPGA上37×37的行缓存深度是36行，每行1920像素8bit，BRAM消耗大约3619208/1024≈540Kb，再加双端口和乒乓缓存，很容易吃掉大半个中端FPGA的BRAM资源。所以实际工程里会往小压到15×15或21×21，这样行缓存深度分别是14行和20行，BRAM消耗在210Kb到307Kb之间，配合150MHz像素时钟，流水线延迟大约多出几十个行周期，对去雾效果影响不大。面试时建议你画个时序图，说明导向滤波的均值计算需要双行缓存和滑动窗累加器，窗口越大，累加器位宽也要跟着涨，否则精度不够。另外可以提一句，暗通道先验里导向滤波的窗口大小可以和最小值滤波的窗口解耦，比如最小值滤波用15×15，导向滤波用21×21，这样透射率图更平滑又不会太糊。追问一句：你面试时对方有没有指定用什么系列的FPGA？不同系列的BRAM容量差别挺大，会影响窗口上限。

我去年秋招也遇到过类似问题，当时面试官追问了三轮窗口大小，最后才明白他真正想考察的是「从算法到RTL的降维能力」。你提到的导向滤波窗口，在暗通道先验去雾里其实扮演两个角色：一是平滑透射率图去除块效应，二是保边防止光晕。窗口半径r的选择没有绝对公式，但有一个常用经验起点：r = min(width, height) / 60，对于1080P就是18，对应窗口37×37。但这个值在FPGA上几乎是不可行的，因为导向滤波需要做均值滤波和协方差计算，窗口每扩大一倍，行缓存深度翻倍，同时内部累加器的位宽也要增加以保持精度。以1080P60、150MHz像素时钟为例，15×15窗口需要缓存14行，用双端口BRAM可以存两行，实际占用BRAM个数大约是(14+1)/2向上取整再乘以每行需要的块数，每行1920像素8bit，一块BRAM36K通常能配成512×72，单行需要1920/512≈4块，所以总共约48=32块BRAM。换成21×21窗口，缓存20行，BRAM数涨到约410=40块。对于Xilinx Artix-7或Zynq-7000系列，这个增量可能吃掉总BRAM的10%-20%，时序上也会因为长路径增加setup slack压力。所以实际工程中常见做法是取15×15到21×21，并且把导向滤波的均值计算拆成两步：先做行方向累加，再做列方向滑动平均，这样流水线深度可控。面试时你可以画一个简单的时序图，说明每来一个像素，行缓存移位一次，累加器更新一次，窗口半径r决定了累加器需要多少个像素周期才能稳定。最后提一句，如果资源紧张，可以考虑把导向滤波换成快速引导滤波，用下采样降低窗口等效大小，但面试官可能更想听你对标准导向滤波的理解。你现在是在准备海思的面试还是已经面完了？如果还没面，建议你手写一段行缓存的Verilog代码，面试官很可能会顺着窗口大小让你写个行缓存模块。

说实话，面试官问窗口大小，表面上是考你导向滤波的参数选择，实际上是在看你能不能把一张1080P60的实时数据流拆成流水线里的行缓存、累加器位宽和BRAM分配。我去年准备华为实习面试时，专门画过一张时序图，把暗通道先验里的导向滤波分成两步：先做均值滤波得到a和b系数，再做一次均值滤波得到输出。窗口半径r决定了均值滤波的核大小，而均值滤波在FPGA上的实现核心就是行缓存加滑动窗累加器。对于1080P60，像素时钟一般取150MHz，一帧1920×1080，帧周期16.67ms。窗口半径r的经验起点是图像短边除以60，1080/60=18，对应37×37窗口。但37×37意味着行缓存深度36行，每行1920像素8bit，仅BRAM就要吃掉3619208/1024≈540Kb，再加上双端口乒乓操作，实际占用约1.2Mb。中端FPGA如Xilinx Artix-7的BRAM总量也就1.8Mb左右，一个导向滤波就占掉大半，其他模块根本放不下。所以实际工程里大家都会往小压到15×15或21×21，行缓存深度分别是14行和20行，BRAM消耗在210Kb到307Kb之间，这样还能留出资源给暗通道计算和透射率恢复。面试时你最好主动说清楚取舍：窗口越大，透射率图越平滑，但边缘细节模糊且资源爆炸；窗口太小，暗通道先验的块效应残留明显。另外累加器位宽也要提，15×15窗口的像素累加和最大是225255=57375，需要16bit；而37×37的累加和最大1369255=349095，需要19bit，这会影响DSP使用和时序。最后你可以反问面试官一句：你们实际产品里对1080P60去雾，窗口是取15还是21？这样显得你真有工程思考。

15×15到21×21，别纠结那个r=min/60的公式，那只是OpenCV里为了视觉效果给的参考值。FPGA上37×37行缓存直接吃光BRAM，你拿什么做暗通道？直接压到15×15，效果差不到哪去，资源省一大半。

我给你一个最直接的推导路径，面试时按这个顺序讲就行。第一步，明确1080P60的像素时钟约150MHz，一帧数据16.67ms内必须处理完，所以流水线延迟不能超过帧周期，行缓存深度决定了延迟。第二步，导向滤波窗口半径r通常由图像短边除以60估算，1080/60=18，对应37×37窗口，但FPGA上37×37的行缓存需要36行，每行1920像素8bit，BRAM占用约540Kb，这还不算双端口和乒乓，实际会吃掉1.2Mb以上，中端FPGA根本扛不住。第三步，实际工程折中取15×15或21×21，行缓存深度14或20行，BRAM占用210Kb或307Kb，这样流水线延迟大约多出几十个行周期，对去雾效果影响可接受。面试官如果追问为什么15×15效果还行，你就说暗通道先验本身对透射率的平滑度要求并不苛刻，15×15窗口已经能有效去除块效应，边缘保留也比大窗口好。另外别忘了提一句累加器位宽，15×15需要16bit，37×37需要19bit，位宽增加会导致DSP slice使用量和路径延迟上升。你目前是卡在推导公式上，还是面试时被追问了资源估算的细节？

面试官真正想听的不是你背个15×15公式，而是你怎么从暗通道先验的块效应推导出窗口半径上限、再从BRAM容量反推出下限。1080P60下像素时钟150MHz，一帧16.67ms，15×15窗口行缓存14行约215Kb，21×21窗口行缓存20行约307Kb，两档都够用，但如果你选了31×31，光行缓存就吃掉600Kb以上，中端FPGA的BRAM直接过半，流水线延迟也多了十几个行周期，面试官大概率会追问你为什么不选更小的窗口来省资源。你目前手头有具体的FPGA型号约束吗？

别把导向滤波窗口大小当成一个孤立参数，它其实是你和面试官聊资源分配策略的引子。对于1080P60，暗通道先验的透射率图本身就不需要太高分辨率，窗口半径r的经验起点是图像短边除以60，1080/60=18，对应37×37，但FPGA上37×37的行缓存深度36行、每行1920像素8bit，BRAM占用超过1Mb，很多中端器件根本塞不下。实际工程里15×15到21×21是常见折中范围，原因很简单：15×15的均值滤波在暗通道块效应平滑上已经够用，再小到7×7块效应就明显了。面试时你可以直接画一条BRAM占用随窗口大小变化的曲线，再在图上标出你选FPGA型号的BRAM总量上限，交点就是你能选的最大窗口。建议先确认面试官期望你用哪款器件做估算，不同型号的BRAM配比差很多。