2026年FPGA春招，海思和寒武纪的面试流程有啥区别？手撕代码和项目深挖分别侧重什么？

海思的面试流程整体更偏传统数字IC那一套。我去年面过海思的FPGA岗，第一轮技术面就会让你在白板上手写一段Verilog，常见的是写个状态机或者计数器，但会加一点约束条件比如跨时钟域处理。他们很在意你对时序收敛的理解，尤其是AXI4的握手时序，会深问你对burst传输中ready/valid信号冲突的处理。寒武纪那边则明显不一样，第一轮技术面先问AI加速器的基础概念，比如卷积层如何映射到FPGA的DSP单元，然后才让手撕一段简单的卷积核循环展开代码。我的建议是：海思准备要重点练Verilog代码风格和时序分析，寒武纪则要补一下AI模型量化和数据流的概念。你现在是研二，时间还够，能分别针对两家做专项准备吗？

说实话，这两家的面试风格差异比你想象的要大，根源在于他们的业务场景完全不同。海思做的是通用通信芯片和SoC，所以面试官天然关注你能不能写好一个模块、能不能理解总线协议、能不能把时序收敛到目标频率。手撕代码环节，海思常见的是让你写一个双口RAM的读写控制逻辑，或者一个简单的AXI4-Lite从机接口，然后追问如果读地址和写地址冲突怎么办、怎么判断full和empty。他们项目的深挖重点是你的设计有没有考虑面积和功耗的trade-off，比如你为什么选择用BRAM而不是分布式RAM。寒武纪做的是AI专用芯片，面试官更关心你懂不懂神经网络加速器的数据流优化，比如systolic array的实现、权重重排策略、以及如何用FPGA的DSP资源高效做矩阵乘法。他们的手撕代码往往和算法绑定，比如让你写一个定点数乘法累加器的流水线结构，或者写一个简单的ReLU激活函数的状态机控制。踩坑的点：海思那边如果简历上没有AXI相关的项目，面试官可能会一直追问你为什么不学，所以最好提前准备一个包含AXI接口的课设或竞赛项目。寒武纪那边容易掉进算法细节里，比如面试官突然问你对batch normalization的硬件实现有什么想法，如果你没准备过这个方向，很容易卡住。个人建议：如果你时间紧张，优先把Verilog和时序分析练扎实，这是两家都看重的底层能力；AI加速器相关的知识可以针对寒武纪单独补一两周。另外，春招时间线比较紧，最好先把海思的面试排在前面，因为他们的流程更成熟，面完能快速积累经验。你目前有做过带AXI接口的项目吗？这个信息会影响我后续给你的准备建议。

讲个我同学踩过的坑吧，他去年同时面了这两家，结果在海思二面被问到一个很细的问题：AXI4的outstanding传输中，当从机返回的BVALID信号和WLAST信号时序不匹配时，主机端应该如何设计缓冲？他当时没答上来，因为之前只看了握手协议的基本波形。这个问题的核心是让你理解AXI的写响应通道和写数据通道是独立的，实际工程中需要设计一个写缓冲队列来匹配两个通道的延迟。海思的面试官喜欢在项目深挖里突然切到这种工程细节，所以简历上写AXI相关项目时，一定要把波形时序图自己画一遍，确认每个信号的依赖关系。寒武纪那边另一个同学面过，他说面试官反而不太纠结总线协议，而是让他现场推导一个卷积层在FPGA上实现时的访存带宽需求，然后问如果DDR带宽不够，有什么优化手段。这个其实更偏系统级设计，需要你对数据复用和ping-pong缓冲有概念。我的建议是：如果你时间只够深入准备一个方向，海思的面试更标准化、更容易通过刷题和看协议文档来准备；寒武纪的面试更考验临场推理能力，而且AI加速器的知识体系更新快，不太好突击。另外，春招时注意这两家的流程节奏不一样，海思通常一周内给结果，寒武纪可能拖三周，要做好心理准备。你现在是已经收到面试邀请了，还是还在投递阶段？这个会影响你后续的优先级安排。

海思那边你往死里抠AXI协议和时序收敛就对了，面试官喜欢从你项目里随便抽一个信号问如果setup违例了你怎么改代码。寒武纪更爱问卷积层的数据复用率怎么算，DDR带宽不够时你会不会想到把权重复制几份存进BRAM。两个方向，别搞混。你现在研二，能先确定自己更想冲哪个方向吗？

个人面过这两家，感受最深的是他们考察的颗粒度完全不一样。海思的面试官会拿着你的简历，指着你写的某个模块问：你这个状态机里，为什么用三段式而不是一段式？如果下一拍输入数据没准备好，你的FSM会不会跑飞？他们特别在意你写出来的代码能不能直接上流片，所以手撕代码环节喜欢让你现场写一个带握手机制的FIFO读控制，然后追问如果读使能和空标志同时有效怎么办。这个环节你光背模板没用，得真理解那几条控制路径的时序关系。寒武纪那边相反，他们手撕代码反而简单，我那次只让写了个累加器，但项目深挖会绕到算法层：比如你FPGA上实现过YOLO，他会问为什么选用这个量化位宽，INT8和FP32在推理精度上差多少，如果资源不够你会优先压缩哪一层。说白了，海思考你基本功扎不扎实，寒武纪考你系统级视野够不够宽。建议你准备时把两家公司的产品路线图也扫一眼，海思现在主推的芯片是哪个系列、寒武纪最新的板卡用了几代架构，面试时随口提一句能拉好感。另外提醒一句，两边一面都有概率突然切到英文问题，让你用英文描述一个项目难点，提前练两句口语不吃亏。

海思面试有个隐蔽的坑：他们很喜欢让你现场画波形图。比如给你一个场景，两个master同时发读请求到一个slave，让你画出arbiter处理后的地址和数据通道波形。这个光背AXI协议不够，得真理解read transaction的ID interleaving机制。寒武纪那边反而更依赖你对自己项目的熟悉程度，他们不怎么考总线细节，但会拿你项目里的一个具体数值算给你看，比如你写的卷积加速器计算单元利用率只有60%，他会问瓶颈在哪，怎么改数据流能提到80%以上。两家都挺难，但难度方向不同，你时间充裕的话建议各花两周做针对性仿真练习。

我在实验室带了两届师弟，自己也面过这两家，最大的感受是：海思和寒武纪的面试风格差异，本质是两家业务形态的差异在人才筛选上的投射。海思做的是通用SoC和通信芯片，面试官天然会把你当成一个模块设计者来考察——他们最怕你写出来的代码在流片后因为时序或握手逻辑出bug，所以手撕代码环节特别喜欢让你现场写带握手机制的FIFO或AXI-Lite从机接口，然后追问边界情况：比如读使能和空标志同时有效怎么办，或者WLAST和BVALID时序错位时缓冲队列怎么设计。项目深挖时，他们会盯着你简历里写的某一个模块追问：为什么这个状态机用一段式而不是三段式？如果输入数据晚一拍到，你的FSM会不会跑飞？这些问题的核心是看你有没有真正理解自己写的代码在硬件上是怎么跑的，能不能预判工程中的时序风险。寒武纪则完全不同，他们做AI专用芯片，面试官更像一个系统架构师，手撕代码反而简单，常见的是让你写个累加器或定点数乘法器，但项目深挖会绕到算法层：比如你FPGA上实现过YOLO，他会问为什么选INT8量化，如果精度下降0.5%你优先压缩哪一层，DDR带宽不够时你会不会想到把权重复制几份存进BRAM来提高数据复用率。这需要你从系统级去理解数据流和访存瓶颈，而不是只盯着RTL代码。所以准备策略要分开：海思那边，建议把你简历上所有涉及AXI和跨时钟域的项目，都自己画一遍波形图，把每个信号的依赖关系搞清楚，再找几道典型的时序收敛题练练手；寒武纪这边，则要把你项目中涉及的AI算法或数字信号处理算法，从数学公式到硬件映射的每一步都推导一遍，尤其是数据复用率和带宽计算。你现在研二，时间还算充裕，能先确定自己更想冲哪个方向吗？这样专项准备会更有针对性。

海思抠细节，寒武纪讲系统。手撕代码海思爱考AXI握手机制和FIFO边界情况，项目深挖会揪着你写的模块问时序收敛和状态机写法；寒武纪手撕代码偏简单但项目深挖会绕到数据复用率和量化位宽选择。建议你先把简历上涉及AXI的项目波形自己画一遍，再把AI加速器的数据流推导一遍，分头准备别混着来。你目前收到的是实习面试还是正式批面试邀请？