2026年FPGA校招，海思面试官问如何用Verilog实现AXI4-Stream实时图像去雾，暗通道先验算法中导向滤波的BRAM优化技巧？求具体推导

面试官问这个，其实重点不是让你现场推公式，而是看你有没有意识到BRAM是实时图像处理的核心瓶颈。导向滤波窗口r=60，行缓冲深度就是图像宽度加120，1080P下大约是1920+120=2040个像素。关键技巧是双端口BRAM分时复用：同一个BRAM的A口读上一行数据，B口写当前行，这样一块BRAM能干两行的活。另外均值滤波和方差计算可以合并成一条流水线，算均值的时候顺便把平方和也算了，省掉一个中间缓冲。你如果能画出这种流水线时序图，面试官基本就满意了。追问一句：你当时答的时候，窗口大小是面试官指定的还是你自己选的？

说实话，手撕1080P60帧的导向滤波，纯Verilog硬写资源肯定爆。面试官想要的推导其实分三步：第一，窗口大小别死磕r=60，根据去雾效果和BRAM预算可以砍到r=30甚至20，暗通道先验对窗口半径没那么敏感，我做过实验，r从60降到30去雾效果差异肉眼几乎看不出来，但BRAM能省一半。第二，行缓冲深度不是简单的width+2r，可以用乒乓结构把两行数据塞进同一块BRAM，地址错开就行，这样深度减半。第三，方差计算那块别攒够整个窗口再算，用滑动累加器，每进来一个像素更新一次局部和，流水线延迟只有几个周期。你可以去搜一篇叫《Real-time Dark Channel Prior》的老论文，里面有个图把SRAM和BRAM的复用画得很清楚。另外提醒一下，海思面试官很在意你提没提时钟频率，1080P60需要至少148.5MHz的像素时钟，BRAM读写时序要卡得准。你现在用的开发板是哪个系列的？

兄弟，这个坑我去年校招也踩过，当时面另一家做ISP的公司，被问得差点当场自闭。后来回去啃了半个月论文和Xilinx应用笔记，才算理清楚。我直接说推导过程吧，你对照着画图理解会更快。

先明确约束：1080P60，像素时钟148.5MHz，BRAM总量假设只有几十块（比如Artix-7或Zynq 7020级别）。导向滤波窗口r=60，意味着每个输出像素依赖一个121×121的矩形邻域，如果直接缓存整个窗口，行缓冲需要存121行，每行1920像素，每像素16bit，总共121192016=3.7Mbit，一块BRAM 36Kbit，算下来要100多块，直接爆炸。

优化第一步：窗口半径不是硬性规定。去雾算法里导向滤波的目的是细化透射率图，不是做高精度边缘保持，r取30到40已经够用。假设r=32，行缓冲行数降到65行，BRAM需求降到约65192016=2Mbit，约56块BRAM，还是太大。

第二步：行缓冲复用。关键在于BRAM的双端口特性。比如你要缓存第N行、第N+1行、第N+2行……实际上可以用两块BRAM组成一个循环队列，一块BRAM存两行数据（地址高位区分行号），读写指针错开。这样65行只需要33块BRAM。再进一步，利用分时复用，每个时钟周期只读写一次，但把BRAM的深度从1920扩展到3840（两行合并），读写地址交替生成，就能把BRAM数量砍到17块左右。

第三步：流水线重排。均值滤波和方差计算不要等全部行缓存完再做。用滑动窗口累加器：每进来一个像素，更新当前行和邻域行的累加和，同时减去移出窗口的旧像素。这样只需要一个一维窗口的累加器（约121个寄存器），加上几行行缓冲用于对齐时序，就能在像素流水线里实时输出均值和方差。具体实现时，把均值滤波拆成水平方向和垂直方向两步，先做水平累加，再做垂直累加，中间用少量FIFO缓冲，这样BRAM消耗可以降到个位数。

你面试时如果能把这三步讲清楚，再画个时序图说明数据流如何在一个像素时钟内完成累加、移位、输出，面试官基本就点头了。我当时最后还补了一句：如果BRAM实在不够，可以把图像切块处理，行缓冲深度按块高度算，但要注意块边界重叠r个像素。追问一句：你面试时面试官有没有追问时钟裕量的问题？比如148.5MHz下BRAM的读写时序能否满足，需不需要加寄存器打拍？

其实面试官更想看你有没有意识到，1080P60下BRAM不够直接硬怼窗口r=60是走不通的，得先砍窗口半径。我试过把r降到30，去雾效果肉眼几乎没差，但行缓冲深度从1920+120降到1920+60，BRAM基本减半。你当时窗口大小是自己拍的吗？

兄弟，你被问的这个点其实是海思做ISP pipeline时的经典trade-off，我去年实习时用Zynq 7020调过类似的导向滤波模块。具体推导我分几步说清楚。窗口半径r=60是理论推荐值，但1080P60帧下，像素时钟148.5MHz，BRAM按36Kbit一块算，Artix-7级别总共也就100多块。如果直接缓存121行、每行1920像素、每像素16bit，3.7Mbit要100多块BRAM，直接爆。所以你第一步就是砍r，一般降到30-40就够，行缓冲行数从121降到65左右，资源立刻减半。第二步是BRAM复用技巧：用双端口BRAM，A口读上一行数据、B口写当前行，一块BRAM存两行的活；或者用乒乓结构把两行数据交错塞进同一块BRAM的地址高低位，深度再减半。第三步是流水线合并，均值滤波和方差计算别分开搞两块缓冲，用滑动累加器每来一个像素更新局部和与平方和，这样中间不占额外BRAM。你如果能画出时序图，比如行缓冲数据流和累加器更新节奏，面试官基本就点头了。另外提醒一句，海思面试官很在意时钟频率，你最好提一句148.5MHz下双端口BRAM的读写时序能否满足，要不要插一个周期延迟。你当时答的时候，有提到BRAM的读写冲突吗？

其实暗通道去雾里导向滤波的BRAM瓶颈，有个取巧做法是换算法。如果你非要在BRAM限制下硬跑r=60，可以用box filter代替导向滤波，前者窗口计算只依赖积分图，行缓冲深度只需要两行积分值，BRAM消耗直接降到个位数。代价是边缘保持稍弱，但海思面试官如果看见你主动提出这种工程取舍，反而会加分，因为你展示了在资源约束下的系统思维。我之前做车牌去雾就这么干的，效果能过主观评测。你面试时有没有提到替代方案？

面试官问这个问题的本质，是想看你有没有在资源约束下做系统级取舍的意识，而不是真的让你现场推满公式。你提到的暗通道先验里导向滤波窗口r=60，其实是从何恺明那篇论文里来的推荐值，但那是软件实验环境下的最优参数，硬件实现时1080P60下BRAM根本扛不住。我去年做类似项目时，第一步就是先砍窗口半径，从r=60降到r=32，行缓冲行数从121行降到65行，BRAM直接省一半。第二步是复用技巧，用双端口BRAM的A口读上一行、B口写当前行，这样一块BRAM管两行的数据，再配合乒乓操作把两行数据交错塞到同一块BRAM的高低地址，深度还能再减半。第三步是流水线合并，均值滤波和方差计算分开做会多占一个中间缓冲，你可以改成滑动累加器，每进来一个像素就更新局部和与平方和，这样输出像素只延迟几个周期。我当时在Zynq 7020上试过，r=32的导向滤波去雾效果和r=60肉眼几乎没差，但BRAM从100多块降到了30多块。面试官听到你主动提这种工程取舍，比单纯背公式要加分得多。另外提醒一句，1080P60的像素时钟是148.5MHz，你写Verilog时得保证流水线能跑到这个频率，否则资源省下来时序也过不了。你当时面试时，窗口半径是面试官指定的还是你自己选的？这个细节会直接影响后续优化思路的优先级。

简单说就是别死磕r=60，砍到r=32肉眼看不出来，BRAM直接省一半。双端口BRAM一块管两行，再加滑动累加器把均值方差合并，资源就塞进去了。面试官其实就想听你主动提这种取舍，别硬算公式。